參數(shù)資料
型號(hào)： EP2C20F256I6N
廠(chǎng)商： ALTERA CORP
元件分類(lèi)： FPGA
英文描述： FPGA, 1196 CLBS, PBGA256
封裝： LEAD FREE, FBGA-256
文件頁(yè)數(shù)： 107/168頁(yè)
文件大?。?/td> 2206K
代理商： EP2C20F256I6N
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Altera Corporation
2–31
February 2007
Cyclone II Device Handbook, Volume 1
Cyclone II Architecture
Clock Modes
Table 2–8 summarizes the different clock modes supported by the M4K
memory.
Table 2–9 shows which clock modes are supported by all M4K blocks
when configured in the different memory modes.
M4K Routing Interface
The R4, C4, and direct link interconnects from adjacent LABs drive the
M4K block local interconnect. The M4K blocks can communicate with
LABs on either the left or right side through these row resources or with
LAB columns on either the right or left with the column resources. Up to
16 direct link input connections to the M4K block are possible from the
left adjacent LAB and another 16 possible from the right adjacent LAB.
M4K block outputs can also connect to left and right LABs through each
16 direct link interconnects. Figure 2–17 shows the M4K block to logic
array interface.
Table 2–8. M4K Clock Modes
Clock Mode
Description
Independent
In this mode, a separate clock is available for each port (ports A
and B). Clock A controls all registers on the port A side, while
clock B controls all registers on the port B side.
Input/output
On each of the two ports, A or B, one clock controls all registers
for inputs into the memory block: data input, wren, and address.
The other clock controls the block’s data output registers.
Read/write
Up to two clocks are available in this mode. The write clock
controls the block’s data inputs, wraddress, and wren. The
read clock controls the data output, rdaddress, and rden.
Single
In this mode, a single clock, together with clock enable, is used to
control all registers of the memory block. Asynchronous clear
signals for the registers are not supported.
Table 2–9. Cyclone II M4K Memory Clock Modes
Clocking Modes
True Dual-Port
Mode
Simple Dual-Port
Mode
Single-Port Mode
Independent
v
Input/output
vv
v
Read/write
v
Single clock
vv
v
相關(guān)PDF資料
PDF描述
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EP2C20F256I8GA 制造商:Altera Corporation 功能描述:
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EP2C20F484C6 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Cyclone II 1172 LABs 315 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2C20F484C6N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Cyclone II 1172 LABs 315 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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