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參數(shù)資料
| 型號： | EP20K100EQC240-3N |
| 廠商： | Altera |
| 文件頁數(shù)： | 92/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 100K 240-PQFP |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 416 |
| 邏輯元件/單元數(shù)： | 4160 |
| RAM 位總計： | 53248 |
| 輸入/輸出數(shù)： | 183 |
| 門數(shù)： | 263000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 240-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 240-PQFP（32x32） |
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76
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
(1)
These timing parameters are sample-tested only.
Table 39. APEX 20KE External Bidirectional Timing Parameters
Symbol
Parameter
Conditions
tINSUBIDIR
Setup time for bidirectional pins with global clock at LAB adjacent Input
Register
tINHBIDIR
Hold time for bidirectional pins with global clock at LAB adjacent Input
Register
tOUTCOBIDIR
Clock-to-output delay for bidirectional pins with global clock at IOE output
register
C1 = 10 pF
tXZBIDIR
Synchronous Output Enable Register to output buffer disable delay
C1 = 10 pF
tZXBIDIR
Synchronous Output Enable Register output buffer enable delay
C1 = 10 pF
tINSUBIDIRPLL
Setup time for bidirectional pins with PLL clock at LAB adjacent Input
Register
tINHBIDIRPLL
Hold time for bidirectional pins with PLL clock at LAB adjacent Input
Register
tOUTCOBIDIRPLL
Clock-to-output delay for bidirectional pins with PLL clock at IOE output
register
C1 = 10 pF
tXZBIDIRPLL
Synchronous Output Enable Register to output buffer disable delay with
PLL
C1 = 10 pF
tZXBIDIRPLL
Synchronous Output Enable Register output buffer enable delay with PLL
C1 = 10 pF
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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