參數(shù)資料
型號(hào)： EP20K100EQC240-3N
廠商： Altera
文件頁(yè)數(shù)： 1/117頁(yè)
文件大小： 0K
描述： IC APEX 20KE FPGA 100K 240-PQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 24
系列： APEX-20K®
LAB/CLB數(shù)： 416
邏輯元件/單元數(shù)： 4160
RAM 位總計(jì)： 53248
輸入/輸出數(shù)： 183
門數(shù)： 263000
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 240-BFQFP
供應(yīng)商設(shè)備封裝： 240-PQFP（32x32）
當(dāng)前第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)
Altera Corporation
1
APEX 20K
Programmable Logic
Device Family
March 2004, ver. 5.1
Data Sheet
DS-APEX20K-5.1
Features
■
Industry’s first programmable logic device (PLD) incorporating
system-on-a-programmable-chip (SOPC) integration
–MultiCoreTM architecture integrating look-up table (LUT) logic,
product-term logic, and embedded memory
–
LUT logic used for register-intensive functions
–
Embedded system block (ESB) used to implement memory
functions, including first-in first-out (FIFO) buffers, dual-port
RAM, and content-addressable memory (CAM)
–
ESB implementation of product-term logic used for
combinatorial-intensive functions
■
High density
–
30,000 to 1.5 million typical gates (see Tables 1 and 2)
–
Up to 51,840 logic elements (LEs)
–
Up to 442,368 RAM bits that can be used without reducing
available logic
–
Up to 3,456 product-term-based macrocells
Table 1. APEX 20K Device Features
Feature
EP20K30E
EP20K60E
EP20K100
EP20K100E
EP20K160E
EP20K200
EP20K200E
Maximum
system
gates
113,000
162,000
263,000
404,000
526,000
Typical
gates
30,000
60,000
100,000
160,000
200,000
LEs
1,200
2,560
4,160
6,400
8,320
ESBs
12
16
26
40
52
Maximum
RAM bits
24,576
32,768
53,248
81,920
106,496
Maximum
macrocells
192
256
416
640
832
Maximum
user I/O
pins
128
196
252
246
316
382
376
相關(guān)PDF資料
PDF描述
EP20K100EQC240-3 IC APEX 20KE FPGA 100K 240-PQFP
EP1K50FC484-1N IC ACEX 1K FPGA 50K 484-FBGA
EP1K50FC484-1 IC ACEX 1K FPGA 50K 484-FBGA
HMC43DRXN CONN EDGECARD 86POS DIP .100 SLD
HMC43DRXH CONN EDGECARD 86POS DIP .100 SLD
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參數(shù)描述
EP20K100EQI208-1ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K100EQI208-2ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K100EQI208-3ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K100EQI240-1ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K100EQI240-2ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
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