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參數(shù)資料
型號(hào)： EP1SGX40DF1020C6
廠商： Altera
文件頁(yè)數(shù)： 968/1456頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX GX FPGA 40K 1020-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 12
系列： Stratix® GX
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計(jì)： 3423744
輸入/輸出數(shù)： 624
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
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Altera Corporation
6–65
June 2006
Stratix GX Device Handbook, Volume 1
DC & Switching Characteristics
tFCOMP
External feedback clock compensation
time (3)
6ns
fOUT
Output frequency for internal global or
regional clock
0.3
420
MHz
fOUT_EXT
Output frequency for external clock (2)
0.3
434
MHz
tOUTDUTY
Duty cycle for external clock output
(when set to 50%)
45
55
%
tJITTER
Period jitter for external clock output (5)
±100 ps for >200 MHz outclk
±20 mUI for <200 MHz outclk
ps or
mUI
tCONFIG5,6
Time required to reconfigure the scan
chains for PLLs 5 and 6
289/fSCANCLK
tCONFIG11,12
Time required to reconfigure the scan
chains for PLLs 11 and 12
193/fSCANCLK
tSCANCLK
scanclk
frequency (4)
22
MHz
tDLOCK
Time required to lock dynamically (after
switchover or reconfiguring any non-
post-scale counters/delays) (6) (10)
100
μs
tLOCK
Time required to lock from end of
device configuration (10)
10
400
μs
fVCO
PLL internal VCO operating range
300
600 (7)
MHz
Table 6–90. Enhanced PLL Specifications for -7 Speed Grade (Part 2 of 3)
Symbol
Parameter
Min
Typ
Max
Unit
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EP1SGX40G 制造商:ALTERA 制造商全稱(chēng):Altera Corporation 功能描述:StratixGX FPGA Family
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