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參數(shù)資料
| 型號： | EP1S80F1508C6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 539/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 80K LE 1508-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 7 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 7904 |
| 邏輯元件/單元數(shù)： | 79040 |
| RAM 位總計： | 7427520 |
| 輸入/輸出數(shù)： | 1203 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1508-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1508-FBGA（30x30） |
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7–6
Altera Corporation
Stratix Device Handbook, Volume 2
September 2004
Finite Impulse Response (FIR) Filters
FIR Filter Background
Digital communications systems use FIR filters for a variety of functions,
including waveform shaping, anti-aliasing, band selection,
decimation/interpolation, and low pass filtering. The basic structure of a
FIR filter consists of a series of multiplications followed by an addition.
The following equation represents an FIR filter operation:
where:
x(n) represents the sequence of input samples
h(n) represents the filter coefficients
L is the number of filter taps
A sample FIR filter with L=8 is shown in Figure 7–2.
Figure 7–2. Basic FIR Filter
This example filter in Figure 7–2 uses the input values at eight different
time instants to produce an output. Hence, it is an 8-tap filter. Each
register provides a unit sample delay. The delayed inputs are multiplied
with their respective filter coefficients and added together to produce the
output. The width of the output bus depends on the number of taps and
the bit width of the input and coefficients.
yn
()
xn
() hn
()
=
yn
()
xn i
–
()hi
()
i0
=
L1
–
∑
=
x(n)
y(n)
h(2)
h(1)
h(3)
h(4)
h(5)
h(6)
h(7)
h(0)
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