參數(shù)資料
型號： EP1S80F1020C7N
廠商： Altera
文件頁數(shù)： 42/864頁
文件大小： 0K
描述： IC STRATIX FPGA 80K LE 1020-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 8
系列： Stratix®
LAB/CLB數(shù)： 7904
邏輯元件/單元數(shù)： 79040
RAM 位總計： 7427520
輸入/輸出數(shù)： 773
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
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2–112
Altera Corporation
Stratix Device Handbook, Volume 1
July 2005
I/O Structure
Figure 2–65. Stratix IOE in DDR Input I/O Configuration Note (1)
(1)
All input signals to the IOE can be inverted at the IOE.
(2)
This signal connection is only allowed on dedicated DQ function pins.
(3)
This signal is for dedicated DQS function pins only.
CLRN/PRN
DQ
ENA
Chip-Wide Reset
Input Register
CLRN/PRN
DQ
ENA
Input Register
VCCIO
Optional
PCI Clamp
Programmable
Pull-Up
Resistor
Column or Row
Interconnect
I/O Interconnect
[15..0]
DQS Local
Bus (1), (2)
To DQS Local
Bus (3)
ioe_clk[7..0]
Bus-Hold
Circuit
Output Clock
Enable Delay
CLRN/PRN
DQ
ENA
Latch
Input Pin to
Input Register Delay
sclr
clkin
aclr/prn
(1)
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PDF描述
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