tLSK" />
參數(shù)資料
型號： EP1S80F1020C7N
廠商： Altera
文件頁數(shù)： 200/864頁
文件大小： 0K
描述： IC STRATIX FPGA 80K LE 1020-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產品變化通告： Package Height Change 03/March/2008
標準包裝： 8
系列： Stratix®
LAB/CLB數(shù)： 7904
邏輯元件/單元數(shù)： 79040
RAM 位總計： 7427520
輸入/輸出數(shù)： 773
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
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Altera Corporation
4–99
January 2006
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
tLSKEW
Clock skew between two external
clock outputs driven by the same
counter
±50
ps
tSKEW
Clock skew between two external
clock outputs driven by the different
counters with the same settings
±75
ps
fSS
Spread spectrum modulation
frequency
30
150
kHz
% spread
Percentage spread for spread
spectrum frequency (10)
0.5
0.6
%
tARESET
Minimum pulse width on areset
signal
10
ns
Notes to Tables 4–127 through 4–130:
(1)
The minimum input clock frequency to the PFD (fIN/N) must be at least 3 MHz for Stratix device enhanced PLLs.
(2)
Use this equation (fOUT = fIN * ml(n × post-scale counter)) in conjunction with the specified fINPFD and fVCO ranges
to determine the allowed PLL settings.
(3)
(4)
tFCOMP can also equal 50% of the input clock period multiplied by the pre-scale divider n (whichever is less).
(5)
This parameter is timing analyzed by the Quartus II software because the scanclk and scandata ports can be
driven by the logic array.
(6)
Actual jitter performance may vary based on the system configuration.
(7)
Total required time to reconfigure and lock is equal to tDLOCK + tCONFIG. If only post-scale counters and delays are
changed, then tDLOCK is equal to 0.
(8)
When using the spread-spectrum feature, the minimum VCO frequency is 500 MHz. The maximum VCO
frequency is determined by the speed grade selected.
(9)
Lock time is a function of PLL configuration and may be significantly faster depending on bandwidth settings or
feedback counter change increment.
(10) Exact, user-controllable value depends on the PLL settings.
(11) The LOCK circuit on Stratix PLLs does not work for industrial devices below -20C unless the PFD frequency > 200
MHz. See the Stratix FPGA Errata Sheet for more information on the PLL.
Table 4–130. Enhanced PLL Specifications for -8 Speed Grade (Part 3 of 3)
Symbol
Parameter
Min
Typ
Max
Unit
相關PDF資料
PDF描述
APA600-CQ208B IC FPGA PROASIC+ 600K 208-CQFP
EP4SGX180DF29I4 IC STRATIX IV FPGA 180K 780FBGA
24LC025/ST IC EEPROM 2KBIT 400KHZ 8TSSOP
24LC08BT-I/ST IC EEPROM 8KBIT 400KHZ 8TSSOP
EP4SGX230DF29C4 IC STRATIX IV FPGA 230K 780FBGA
相關代理商/技術參數(shù)
參數(shù)描述
EP1S80F1020I7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1020I7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S80F1508C5ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S80F1508C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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