參數(shù)資料
型號： EP1S60B956C6N
廠商： Altera
文件頁數(shù)： 748/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 60K LE 956-BGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標準包裝： 7
系列： Stratix®
LAB/CLB數(shù)： 5712
邏輯元件/單元數(shù)： 57120
RAM 位總計： 5215104
輸入/輸出數(shù)： 683
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 956-BGA
供應(yīng)商設(shè)備封裝： 956-BGA覆晶式（40x40）
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11–54
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Device Configuration Pins
CONF_DONE
N/A
All
Bidirectional
open-drain
Status output. The target FPGA drives the
CONF_DONE
pin low before and during
configuration. Once all configuration data is
received without error and the initialization
cycle starts, the target device releases
CONF_DONE
.
Status input. After all data is received and
CONF_DONE
goes high, the target device
initializes and enters user mode. The
CONF_DONE pin must have an external
10-k
Ωpull-up resistor in order for the device to
initialize.
Driving CONF_DONE low after configuration
and initialization does not affect the configured
device.
The enhanced configuration devices’ and
EPC2 devices’ OE and nCS pins have optional
internal programmable pull-up resistors. If
internal pull-up resistors on the enhanced
configuration device are used, external 10-k
Ω
pull-up resistors should not be used on these
pins. When using EPC2 devices, only external
10-k
Ω pull-up resistors should be used.
This pin uses Schmitt trigger input buffers.
nCE
N/A
All
Input
Active-low chip enable. The nCE pin activates
the device with a low signal to allow
configuration. The nCE pin must be held low
during configuration, initialization, and user
mode. In single device configuration, it should
be tied low. In multi-device configuration, nCE
of the first device is tied low while its nCEO pin
is connected to nCE of the next device in the
chain.
The nCE pin must also be held low for
successful JTAG programming of the FPGA.
This pin uses Schmitt trigger input buffers.
Table 11–15. Dedicated Configuration Pins on the Stratix or Stratix GX Device
(Part 4 of 8)
Pin Name
User Mode
Configuration
Scheme
Pin Type
Description
相關(guān)PDF資料
PDF描述
EP1S60F1508C6N IC STRATIX FPGA 60K LE 1508-FBGA
A54SX32-1CQ256 IC FPGA SX 48K GATES 256-CQFP
RSM43DRAH CONN EDGECARD 86POS R/A .156 SLD
RMM43DRAH CONN EDGECARD 86POS R/A .156 SLD
24AA01T-I/MC IC EEPROM 1KBIT 400KHZ 8DFN
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S60B956C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S60B956I7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S60F1020C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S60F1020C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S60F1020C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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