參數(shù)資料
型號： EP1S60B956C6N
廠商： Altera
文件頁數(shù)： 424/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 60K LE 956-BGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 7
系列： Stratix®
LAB/CLB數(shù)： 5712
邏輯元件/單元數(shù)： 57120
RAM 位總計(jì)： 5215104
輸入/輸出數(shù)： 683
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 956-BGA
供應(yīng)商設(shè)備封裝： 956-BGA覆晶式（40x40）
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5–8
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Principles of SERDES Operation
Figure 5–3. Stratix High-Speed Interface Deserialized in
×10 Mode
Notes to Figure 5–3:
(1)
W = 1, 2, 4, 7, 8, or 10.
J = 4, 7, 8, or 10.
W does not have to equal J. When J = 1 or 2, the deserializer is bypassed. When J = 2, the device uses DDRIO registers.
(2)
This figure does not show additional circuitry for clock or data manipulation.
Figure 5–4. Receiver Timing Diagram
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
Stratix
Logic Array
Receiver Circuit
Serial Shift
Registers
Parallel
Registers
Parallel
Registers
Fast
PLL (2)
RXIN+
RXIN
RXCLKIN+
RXCLKIN
×W
×W/J (1)
RXLOADEN
TXLOADEN
RXLOADEN
Internal
×1 clock
Internal
×10 clock
Receiver
data input
n – 1
n – 0
9
8
7
6
5
4
3
2
1
0
RXLOADEN
Internal
×1 clock
Internal
×10 clock
Receiver
data input
n – 1
n – 0
9
8
7
6
5
4
3
2
1
0
相關(guān)PDF資料
PDF描述
EP1S60F1508C6N IC STRATIX FPGA 60K LE 1508-FBGA
A54SX32-1CQ256 IC FPGA SX 48K GATES 256-CQFP
RSM43DRAH CONN EDGECARD 86POS R/A .156 SLD
RMM43DRAH CONN EDGECARD 86POS R/A .156 SLD
24AA01T-I/MC IC EEPROM 1KBIT 400KHZ 8DFN
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參數(shù)描述
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EP1S60F1020C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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