參數(shù)資料
型號(hào)： EP1S25F672C8
廠商： Altera
文件頁數(shù)： 620/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 25K LE 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計(jì)： 1944576
輸入/輸出數(shù)： 473
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
其它名稱： 544-1119
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Altera Corporation
8–13
July 2005
Stratix Device Handbook, Volume 2
Implementing 10-Gigabit Ethernet Using Stratix & Stratix GX Devices
XGMII
The purpose of XGMII is to provide a simple, inexpensive, and easy to
implement interconnection between the MAC sublayer and the PHY.
Though XGMII is an optional interface, it is used extensively in the
10-Gigabit Ethernet standard as the basis for the specification. The
conversion between the parallel data paths of XGMII and the serial MAC
data stream is carried out by the reconciliation sublayer. The
reconciliation sublayer maps the signal set provided at the XGMII to the
physical layer signaling (PLS) service primitives provided at the MAC.
XGMII supports a 10-Gbps MAC data rate.
Functional Description
The XGMII is composed of independent transmit and receive paths. Each
direction uses 32 data signals, TXD[31..0] and RXD[31..0], 4 control
signals, TXC[3..0] and RXC[3..0], and a clock TX_CLK and RX_CLK.
Figure 8–10 shows the XGMII functional block diagram.
PMA_RX_CLK
duty cycle
45
55
%
Data set-up time (Tsetup)
300
ps
Data hold time (Thold)
300
ps
PCS sampling window
600
ps
RSKM (WAN)
304
ps
RSKM (LAN)
276
ps
Table 8–5. PCS Receiver Timing Specifications (Part 2 of 2)
Parameter
Value
Unit
Min
Typ
Max
相關(guān)PDF資料
PDF描述
EMC60DRYI CONN EDGECARD 120POS .100 EXTEND
EP1AGX60CF484I6N IC ARRIA GX FPGA 60K 484FBGA
FMC15DREF-S734 CONN EDGECARD 30POS .100 EYELET
EEC40DTEF CONN EDGECARD 80POS .100 EYELET
EP1S20F672I7 IC STRATIX FPGA 20K LE 672-FBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EP1S25F672I7 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 2566 LABs 473 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F672I7N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 2566 LABs 473 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780C5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780C5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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