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參數(shù)資料
| 型號： | EP1S25F672C8 |
| 廠商： | Altera |
| 文件頁數(shù)： | 490/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 25K LE 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計(jì)： | 1944576 |
| 輸入/輸出數(shù)： | 473 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1119 |
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2–30
Altera Corporation
Stratix Device Handbook, Volume 1
July 2005
TriMatrix Memory
Figure 2–16. M512 RAM Block LAB Row Interface
M4K RAM Blocks
The M4K RAM block includes support for true dual-port RAM. The M4K
RAM block is used to implement buffers for a wide variety of applications
such as storing processor code, implementing lookup schemes, and
implementing larger memory applications. Each block contains
4,608 RAM bits (including parity bits). M4K RAM blocks can be
configured in the following modes:
■
True dual-port RAM
■
Simple dual-port RAM
■
Single-port RAM
■
FIFO
■
ROM
■
Shift register
When configured as RAM or ROM, you can use an initialization file to
pre-load the memory contents.
dataout
M512 RAM
Block
datain
Clocks
10
Direct link
interconnect
from adjacent LAB
Direct link
interconnect
to adjacent LAB
Direct link
interconnect
from adjacent LAB
Direct link
interconnect
to adjacent LAB
Small RAM Block Local
Interconnect Region
C4 and C8
Interconnects
R4 and R8
Interconnects
Control
Signals
address
LAB Row Clocks
2
8
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