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參數(shù)資料
| 型號： | EP1S25F1020C7 |
| 廠商： | Altera |
| 文件頁數(shù)： | 336/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 25K LE 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 產(chǎn)品變化通告： | Package Height Change 03/March/2008 |
| 標(biāo)準(zhǔn)包裝： | 8 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計(jì)： | 1944576 |
| 輸入/輸出數(shù)： | 706 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
| 其它名稱： | 544-1129 |
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3–4
Altera Corporation
Stratix Device Handbook, Volume 2
June 2006
External Memory Standards
Figure 3–3 shows DDR SDRAM interfacing from the I/O through the
dedicated circuitry to the logic array. When the DQS pin acts as an input
strobe, the dedicated circuitry shifts the incoming DQS pin by either 72°
or 90° and clocks the DDR input registers. Because of the DDR input
registers architecture in Stratix and Stratix GX devices, the shifted DQS
signal must be inverted. The DDR registers outputs are sent to two LE
registers to be synchronized with the system clock.
f
Refer to the DC & Switching Characteristics chapter in volume 1 of the
Stratix Device Handbook for frequency limits regarding the 72 and 90°
phase shift for DQS.
Figure 3–3. DDR SDRAM Interfacing
f
For more information on DDR SDRAM specifications, see JEDEC
standard publications JESD79C from www.jedec.org, or see
AN 342: Interfacing DDR SDRAM with Stratix & Stratix GX Devices.
RLDRAM II
RLDRAM II provides fast random access as well as high bandwidth and
high density, making this memory technology ideal for high-speed
network and communication data storage applications. The fast random
access speeds in RLDRAM II devices make them a viable alternative to
SRAM devices at a lower cost. Additionally, RLDRAM II devices have
minimal latency to support designs that require fast response times.
User logic/
GND
2
OE
PLL
90
DQS
Adjacent LAB LEs
DQS Bus
Resynchronizing
Global Clock
Compensated
Delay Shift
DDR
OE
Registers
DDR
Output
Registers
2
OE
DDR
OE
Registers
DDR
Output
Registers
DQ
I/O Elements &
Periphery
DDR
Input
Registers
LE
Register
LE
Register
Δ t
2
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