參數(shù)資料
型號： EP1S25F1020C7
廠商： Altera
文件頁數(shù)： 195/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 25K LE 1020-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標準包裝： 8
系列： Stratix®
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計： 1944576
輸入/輸出數(shù)： 706
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
其它名稱： 544-1129
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4–94
Altera Corporation
Stratix Device Handbook, Volume 1
January 2006
PLL Specifications
PLL
Specifications
Tables 4–127 through 4–129 describe the Stratix device enhanced PLL
specifications.
Table 4–127. Enhanced PLL Specifications for -5 Speed Grades (Part 1 of 2)
Symbol
Parameter
Min
Typ
Max
Unit
fIN
Input clock frequency
3
684
MHz
fINPFD
Input frequency to PFD
3
420
MHz
fINDUTY
Input clock duty cycle
40
60
%
fEINDUTY
External feedback clock input duty
cycle
40
60
%
tINJITTER
Input clock period jitter
±200 (3)
ps
tEINJITTER
External feedback clock period jitter
±200 (3)
ps
tFCOMP
External feedback clock
compensation time (4)
6ns
fOUT
Output frequency for internal global
or regional clock
0.3
500
MHz
fOUT_EXT
Output frequency for external clock
0.3
526
MHz
tOUTDUTY
Duty cycle for external clock output
(when set to 50%)
45
55
%
tJITTER
Period jitter for external clock output
±100 ps for >200-MHz outclk
±20 mUI for <200-MHz outclk
ps or
mUI
tCONFIG5,6
Time required to reconfigure the
scan chains for PLLs 5 and 6
289/fSCANCLK
tCONFIG11,12
Time required to reconfigure the
scan chains for PLLs 11 and 12
193/fSCANCLK
tSCANCLK
scanclk
frequency (5)
22
MHz
tDLOCK
Time required to lock dynamically
(after switchover or reconfiguring
any non-post-scale
counters/delays) (7)
100
μs
tLOCK
Time required to lock from end of
device configuration
10
400
μs
fVCO
PLL internal VCO operating range
300
800 (8)
MHz
tLSKEW
Clock skew between two external
clock outputs driven by the same
counter
±50
ps
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PDF描述
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EP1S25F1508C6ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
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