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參數(shù)資料
| 型號(hào)： | EP1K50FI256-3F |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA） |
| 文件頁(yè)數(shù)： | 38/86頁(yè) |
| 文件大?。?/td> | 1263K |
| 代理商： | EP1K50FI256-3F |
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Altera Corporation
43
ACEX 1K Programmable Logic Device Family Data Sheet
Development
13
Tools
Notes to tables:
(1)
The most significant bit (MSB) is on the left.
(2)
The least significant bit (LSB) for all JTAG IDCODEs is 1.
ACEX 1K devices include weak pull-up resistors on the JTAG pins.
f For more information, see the following documents:
I
I
Jam Programming & Test Language Specification
Figure 20 shows the timing requirements for the JTAG signals.
Table 16. 32-Bit IDCODE for ACEX 1K Devices
Device
IDCODE (32 Bits)
Version
(4 Bits)
Part Number (16 Bits)
Manufacturer’s
Identity (11 Bits)
1 (1 Bit) (2)
EP1K10
0001
0001 0000 0001 0000
00001101110
1
EP1K30
0001
0001 0000 0011 0000
00001101110
1
EP1K50
0001
0001 0000 0101 0000
00001101110
1
EP1K100
0010
0000 0001 0000 0000
00001101110
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