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參數(shù)資料
| 型號： | DS3182+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 8/400頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PHY ATM/PACKET DUAL 400-TEBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 4 |
| 類型： | 調(diào)幀器 |
| 應用： | 數(shù)據(jù)傳輸 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 管件 |
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DS3181/DS3182/DS3183/DS3184
105
Table 10-9. Receive Framer Pin Signal Timing Source Select
LOOPT
LBM[2:0]
LIUEN
CLADC
RFTS
VALID TIMING TO THESE
CLOCK PINS
1
XXX
X
0
RCLKOn, TLCLKn, TCLKOn
1
XXX
0
X
1
RLCLKn
1
XXX
1
X
1
No valid timing to any input clock
pin
0
PLB (011) or DLB (100) or
ALB (001)
0
X
0
RCLKOn, TLCLKn, TCLKOn
0
PLB (011) or DLB (100)
1
X
0
RCLKOn, TLCLKn, TCLKOn
0
DLB&LLB (110)
X
0
RCLKOn, TCLKOn
0
LLB (010)
X
0
RCLKOn, TLCLKn
0
not LLB, DLB or PLB (00X)
X
0
RCLKOn
0
DLB (100) or LLB&DLB(110)
X
0
1
No valid timing to any input clock
pin
0
DLB (100) or LLB&DLB(110)
X
1
TCLKIn
0
not DLB (100) and
not LLB&DLB(110)
0
X
1
RLCLKn
0
not DLB (100) and
not LLB&DLB(110)
1
X
1
No valid timing to any input clock
pin
10.2.4 Clock Structures On Signal IO Pins
The signals on the input pins (RFOHENIn, TOHMIn/TSOFIn, TFOHn/TSERn, TFOHENIn) can be used with any of
the clock pins for setup/hold timing on clock input and output pins. There will be a flop at each input whose clock is
connected to the signal from the input or output clock source pins with as little delay as possible from the signal on
the clock IO pins. This means using the input clock signal before the delays of the internal clock tree to clock the
input signals, and using the output clock signals used to drive the output clock pins to clock the input signals.
The signals on the output pins (TPOSn/TDATn, TNEGn/TOHMOn, TSOFOn/TDENn/TFOHENOn, RSERn,
RSOFOn/RDENn/RFOHENOn) can be used with any of the clock sources for delay timing. There will be a flop at
each output whose clock is connected to the signal from the input or output clock source pins with as little delay as
possible from the signal on the clock IO pins. This means using the input clock signal before the delays of the
internal clock tree to clock the input signals, and using the output clock signals to drive the output clock pins to
clock the input signals.
相關PDF資料 |
PDF描述 |
|---|---|
| DS3163 | IC TRPL ATM/PACKET PHY 400-PBGA |
| RSM43DRTF-S13 | CONN EDGECARD 86POS .156 EXTEND |
| 24AA02E48T-I/OT | IC EEPROM 2KBIT 400KHZ SOT23-5 |
| LFECP33E-3FN672I | IC FPGA 32.8KLUTS 672FPBGA |
| LFECP33E-4FN672C | IC FPGA 32.8KLUTS 672FPBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DS3182+ | 功能描述:網(wǎng)絡控制器與處理器 IC Dual ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS3182N | 功能描述:網(wǎng)絡控制器與處理器 IC Dual ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS3183 | 功能描述:網(wǎng)絡控制器與處理器 IC Trpl ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS3183N | 功能描述:網(wǎng)絡控制器與處理器 IC Trpl ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS3184 | 功能描述:網(wǎng)絡控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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