- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄381725 > DS31256 (MAXIM INTEGRATED PRODUCTS INC) 256-Channel, High-Throughput HDLC Controller PDF資料下載
參數(shù)資料
| 型號： | DS31256 |
| 廠商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | 256-Channel, High-Throughput HDLC Controller |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PBGA256 |
| 封裝： | 27 X 27 MM, 1.27 MM PITCH, PLASTIC, BGA-256 |
| 文件頁數(shù)： | 2/183頁 |
| 文件大?。?/td> | 1513K |
| 代理商： | DS31256 |
第1頁當前第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁
DS31256 256-Channel, High-Throughput HDLC Controller
2 of 183
TABLE OF CONTENTS
1. MAIN FEATUERS............................................................................................................................. 6
2. DETAILED DESCRIPTION............................................................................................................. 7
3. SIGNAL DESCRIPTION................................................................................................................. 13
3.1 O
VERVIEW
/S
IGNAL
L
IST
..............................................................................................................................13
3.2 S
ERIAL
P
ORT
I
NTERFACE
S
IGNAL
D
ESCRIPTION
.........................................................................................18
3.3 L
OCAL
B
US
S
IGNAL
D
ESCRIPTION
..............................................................................................................19
3.4 JTAG
S
IGNAL
D
ESCRIPTION
........................................................................................................................22
3.5 PCI B
US
S
IGNAL
D
ESCRIPTION
...................................................................................................................22
3.6 PCI E
XTENSION
S
IGNALS
............................................................................................................................25
3.7 S
UPPLY AND
T
EST
S
IGNAL
D
ESCRIPTION
....................................................................................................25
4. MEMORY MAP ............................................................................................................................... 26
4.1 I
NTRODUCTION
............................................................................................................................................26
4.2 G
ENERAL
C
ONFIGURATION
R
EGISTERS
(0
XX
)............................................................................................26
4.3 R
ECEIVE
P
ORT
R
EGISTERS
(1
XX
) ................................................................................................................27
4.4 T
RANSMIT
P
ORT
R
EGISTERS
(2
XX
)..............................................................................................................27
4.5 C
HANNELIZED
P
ORT
R
EGISTERS
(3
XX
).......................................................................................................28
4.6 HDLC R
EGISTERS
(4
XX
).............................................................................................................................29
4.7 BERT R
EGISTERS
(5
XX
)..............................................................................................................................29
4.8 R
ECEIVE
DMA R
EGISTERS
(7
XX
)................................................................................................................29
4.9 T
RANSMIT
DMA R
EGISTERS
(8
XX
).............................................................................................................30
4.10
FIFO R
EGISTERS
(9
XX
)...........................................................................................................................30
4.11
PCI C
ONFIGURATION
R
EGISTERS FOR
F
UNCTION
0 (PIDSEL/A
XX
)......................................................31
4.12
PCI C
ONFIGURATION
R
EGISTERS FOR
F
UNCTION
1 (PIDSEL/B
XX
)......................................................31
5. GENERAL DEVICE CONFIGURATION AND STATUS/INTERRUPT.................................. 32
5.1 M
ASTER
R
ESET AND
ID R
EGISTER
D
ESCRIPTION
.......................................................................................32
5.2 M
ASTER
C
ONFIGURATION
R
EGISTER
D
ESCRIPTION
....................................................................................32
5.3 S
TATUS AND
I
NTERRUPT
.............................................................................................................................34
5.3.1
General Description of Operation......................................................................................................34
5.3.2
Status and Interrupt Register Description..........................................................................................37
5.4 T
EST
R
EGISTER
D
ESCRIPTION
.....................................................................................................................43
6. LAYER 1............................................................................................................................................ 44
6.1 G
ENERAL
D
ESCRIPTION
...............................................................................................................................44
6.2 P
ORT
R
EGISTER
D
ESCRIPTIONS
...................................................................................................................48
6.3 L
AYER
1 C
ONFIGURATION
R
EGISTER
D
ESCRIPTION
...................................................................................51
6.4 R
ECEIVE
V.54 D
ETECTOR
............................................................................................................................56
6.5 BERT...........................................................................................................................................................60
6.6 BERT R
EGISTER
D
ESCRIPTION
...................................................................................................................61
7. HDLC................................................................................................................................................. 67
7.1 G
ENERAL
D
ESCRIPTION
...............................................................................................................................67
7.2 HDLC R
EGISTER
D
ESCRIPTION
...................................................................................................................69
8. FIFO................................................................................................................................................... 74
8.1 G
ENERAL
D
ESCRIPTION AND
E
XAMPLE
......................................................................................................74
8.1.1
Receive High Watermark....................................................................................................................76
8.1.2
Transmit Low Watermark...................................................................................................................76
8.2 FIFO R
EGISTER
D
ESCRIPTION
.....................................................................................................................76
9. DMA................................................................................................................................................... 83
9.1 I
NTRODUCTION
............................................................................................................................................83
9.2 R
ECEIVE
S
IDE
..............................................................................................................................................85
9.2.1
Overview.............................................................................................................................................85
9.2.2
Packet Descriptors..............................................................................................................................90
9.2.3
Free Queue .........................................................................................................................................92
相關PDF資料 |
PDF描述 |
|---|---|
| DS3146 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| DS3148 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| DS31412 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| DS31412N | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| DS3146N | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DS31256+ | 功能描述:輸入/輸出控制器接口集成電路 256Ch High Thruput HDLC Cntlr RoHS:否 制造商:Silicon Labs 產(chǎn)品: 輸入/輸出端數(shù)量: 工作電源電壓: 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-64 封裝:Tray |
| DS31256B | 功能描述:輸入/輸出控制器接口集成電路 256Ch High Thruput HDLC Cntlr RoHS:否 制造商:Silicon Labs 產(chǎn)品: 輸入/輸出端數(shù)量: 工作電源電壓: 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-64 封裝:Tray |
| DS31256DK | 功能描述:網(wǎng)絡開發(fā)工具 RoHS:否 制造商:Rabbit Semiconductor 產(chǎn)品:Development Kits 類型:Ethernet to Wi-Fi Bridges 工具用于評估:RCM6600W 數(shù)據(jù)速率:20 Mbps, 40 Mbps 接口類型:802.11 b/g, Ethernet 工作電源電壓:3.3 V |
| DS31256-W+ | 制造商:Maxim Integrated Products 功能描述:ENVOY 256 CHANNEL HDLC - WAIVER - Rail/Tube |
| DS312BNC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC |
發(fā)布緊急采購，3分鐘左右您將得到回復。