HDL與PLD/FPGA參考書籍
Verilog HDL門時(shí)延
Verilog HDL條件語(yǔ)句
Verilog HDL 結(jié)構(gòu)建模--模塊端口
中芯與Magma合作ASIC設(shè)計(jì)項(xiàng)目
Xilinx：為FPGA更光明的未來(lái)作準(zhǔn)備
VGA圖像控制器的CPLD/FPGA設(shè)計(jì)與實(shí)現(xiàn)
低電壓PLD/FPGA的供電設(shè)計(jì)
用XC9500 CPLD和并行PROM配置Xilinx FPGA
FPGA正進(jìn)一步蠶食ASIC和ASSP的應(yīng)用市場(chǎng)
ASIC設(shè)計(jì)工具簡(jiǎn)單介紹
采用結(jié)構(gòu)化ASIC設(shè)計(jì)方法來(lái)構(gòu)建復(fù)雜的ASIC(一)
數(shù)字電路設(shè)計(jì)EDA工具
模擬/數(shù).?；旌闲盘?hào)電路設(shè)計(jì)EDA工具
Hard/Soft協(xié)調(diào)設(shè)計(jì)EDA工具
LSI Layout設(shè)計(jì)EDA工具
印刷電路版設(shè)計(jì)的EDA工具
AC/DC設(shè)計(jì)、工藝模擬、器件模擬的EDA工具
ASIC設(shè)計(jì)流程
平臺(tái)ASIC架構(gòu)突破傳統(tǒng)ASIC設(shè)計(jì)局限性
采用結(jié)構(gòu)化ASIC設(shè)計(jì)方法來(lái)構(gòu)建復(fù)雜的ASIC(二)
PLD/FPGA 結(jié)構(gòu)與原理初步
FPGA設(shè)計(jì)流程
.離心噴淋式化學(xué)清洗拋光硅片
基于FPGA的多種形式分頻的設(shè)計(jì)與實(shí)現(xiàn)
ASIC設(shè)計(jì)基礎(chǔ)
IC設(shè)計(jì)中先進(jìn)庫(kù)格式語(yǔ)言與EDA工具的結(jié)合
Verilog HDL源程序庫(kù)
FPGA 簡(jiǎn)介
商業(yè)智能的前因后果
自動(dòng)調(diào)整漂移的磁通計(jì)
人機(jī)界面（FUJI POD）在卷煙機(jī)組中的應(yīng)用
智能建筑中辦公自動(dòng)化系統(tǒng)的分析
用電子設(shè)備描述語(yǔ)言(EDDL)來(lái)操作和確定復(fù)雜領(lǐng)域設(shè)備的參數(shù)
以PLD器件實(shí)現(xiàn)自動(dòng)掃描去抖的編碼鍵盤設(shè)計(jì)
用作嵌入式處理器定制外圍器件的FPGA
利用FPGA IP平臺(tái)實(shí)現(xiàn)基于8051微控制器的SoC
Xilinx擴(kuò)展FPGA版圖
使用VB快速開發(fā)數(shù)據(jù)庫(kù)應(yīng)用系統(tǒng)
采用 FPGA 及ASIC時(shí)需要考慮的電源管理問(wèn)題
用FPGA實(shí)現(xiàn)低成本高性能的數(shù)據(jù)采集和控制卡
基于NIO處理器的SOPC應(yīng)用系統(tǒng)研究與設(shè)計(jì)
Synopsys工具簡(jiǎn)介
用SoC實(shí)現(xiàn)視頻圖形引擎功能的研究
以太網(wǎng)供電方案
可編程模擬器件原理與開發(fā)
在PLD開發(fā)中提高VHDL的綜合質(zhì)量
用CPLD控制曼徹斯特編解碼器
硬件描述語(yǔ)言HDL的現(xiàn)狀與發(fā)展
VHDL中Loop動(dòng)態(tài)條件的可綜合轉(zhuǎn)化
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