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參數(shù)資料
| 型號： | CY39165V484-125BBC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | CPLDs at FPGA Densities |
| 中文描述： | LOADABLE PLD, 10 ns, PBGA484 |
| 封裝： | 23 X 23 MM, 1.6 MM HEIGHT, 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 24/86頁 |
| 文件大?。?/td> | 1212K |
| 代理商： | CY39165V484-125BBC |
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Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. *H
Page 24 of 86
Switching Waveforms
Dual-Port Synchronous Mode Parameters
t
CHMCYC1
t
CHMCYC2
t
CHMS
t
CHMH
t
CHMDV1
t
CHMDV2
t
CHMBDV
t
CHMMACS1
t
CHMMACS2
t
MACCHMS1
t
MACCHMS2
Synchronous FIFO Data Parameters
t
CHMCLK
t
CHMFS
t
CHMFH
t
CHMFRDV
t
CHMMACS
t
MACCHMS
Synchronous FIFO Flag Parameters
t
CHMFO
t
CHMMACF
t
CHMFRS
t
CHMFRSR
t
CHMFRSF
t
CHMSKEW1
t
CHMSKEW2
t
CHMSKEW3
Internal Parameters
t
CHMCHAA
9.5
5.0
3.0
0
10
5.3
3.3
0
10
5.4
3.9
0
15
7.4
5.0
0
20
10.6
6.0
0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
10
7.0
8.5
11
7.5
9.0
12
8.0
10.0
17
10
14.0
20
15
16.0
8.5
4.8
4.6
7.3
9.0
5.0
5.0
7.3
10.0
5.5
5.4
7.7
14.0
8.0
7.6
10.0
16.0
10
9.0
13.0
4.8
3.7
0
5.0
4.0
0
5.4
4.3
0
7.4
6.0
0
10.6
7.0
0
ns
ns
ns
6.5
7.0
7.5
10.0
13.0
4.6
4.7
5.0
5.0
5.4
5.4
7.4
7.4
10.6
10.6
ns
ns
10.5
11
11.5
15
20
ns
ns
ns
ns
ns
ns
ns
ns
8.5
4.5
9
9.5
5.5
13
8.0
17
10
5.0
3.6
9.5
1.8
1.8
4.6
4.0
10.0
2.0
2.0
5.0
4.4
11.0
2.2
2.2
5.4
6.6
15.0
3.2
3.2
7.4
8.0
18.0
4.0
4.0
10.6
6.5
7.0
7.5
10.0
13.0
ns
Channel Memory Timing Parameter Values
Over the Operating Range (continued)
t
PD
INPUT
COMBINATORIAL
OUTPUT
Combinatorial Output
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