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參數(shù)資料
| 型號： | CS5529-ASZR |
| 廠商： | Cirrus Logic Inc |
| 文件頁數(shù)： | 30/31頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 16BIT W/6BIT LATCH 20SSOP |
| 標準包裝： | 1,000 |
| 位數(shù)： | 16 |
| 數(shù)據(jù)接口： | 串行 |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 功率耗散（最大）： | 3.5mW |
| 電壓電源： | 雙 ± |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SSOP（0.209"，5.30mm 寬） |
| 供應商設備封裝： | 20-SSOP |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 1 個差分，單極；1 個差分，雙極 |
| 配用： | 598-1015-ND - EVAL BOARD FOR CS5529 |
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CS5529
8
DS246F5
SWITCHING CHARACTERISTICS (T
A = 25 °C; VA ± = ±2.5 V ±5%, VD+ = 3 V ±5% or 5 V ±5%;
Input Levels: Logic 0 = 0 V, Logic 1 = VD+; CL = 50pF)
Notes: 19. Device parameters are specified with 32.768 kHz clock, however, clocks up to 100 kHz can be used for
increased throughput.
20. Specified using 10% and 90% points on waveform of interest. Output loaded with 50 pF.
21. Oscillator start-up time varies with crystal parameters. This specification does not apply when using an
external clock source.
Parameter
Symbol
Min
Typ
Max
Unit
Master Clock Frequency:
External Clock or Internal Oscillator
(Note19)
XIN
30
32.768
100
kHz
Master Clock Duty Cycle
40
-
60
%
Rise Times
(Note 20)
Any Digital Input Except SCLK
SCLK
Any Digital Output
trise
-
50
1.0
100
-
s
ns
Fall Times
(Note 20)
Any Digital Input Except SCLK
SCLK
Any Digital Output
trise
-
50
1.0
100
-
s
ns
Start-up
Oscillator Start-up Time
XTAL = 32.768 kHz (Note 21)
tost
-500
-
ms
Power-on Reset Period
tpor
-
1002
-
XIN
cycles
Serial Port Timing
Serial Clock Frequency
SCLK
0
-
2
MHz
Serial Clock
Pulse Width High
Pulse Width Low
t1
t2
250
-
ns
SDI Write Timing
CS Enable to Valid Latch Clock
t3
50
-
ns
Data Set-up Time prior to SCLK rising
t4
50
-
ns
Data Hold Time After SCLK Rising
t5
100
-
ns
SCLK Falling Prior to CS Disable
t6
100
-
ns
SDO Read Timing
CS to Data Valid
t7
--
150
ns
SCLK Falling to New Data Bit
t8
--
150
ns
CS Rising to SDO Hi-Z
t9
--
150
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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