Logic “0” = GND = 0 V; Logic “1” = VL, CL
參數(shù)資料
型號(hào)： CS5361-DZZ
廠商： Cirrus Logic Inc
文件頁數(shù)： 3/23頁
文件大?。?/td> 0K
描述： IC ADC AUD 114DB 204KHZ 24-TSSOP
標(biāo)準(zhǔn)包裝： 62
位數(shù)： 24
采樣率（每秒）： 204k
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 235mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
輸入數(shù)目和類型： 2 個(gè)差分，單極
產(chǎn)品目錄頁面： 755 (CN2011-ZH PDF)
配用： 598-1547-ND - BOARD EVAL FOR CS5361 STEREO ADC
其它名稱： 598-1695
CS5361
DS467F2
11
SWITCHING CHARACTERISTICS - SERIAL AUDIO PORT
Logic “0” = GND = 0 V; Logic “1” = VL, CL = 20 pF
Parameter
Symbol
Min
Typ
Max
Unit
Output Sample Rate
Single Speed Mode
Double Speed Mode
Quad Speed Mode
Fs
2
50
100
-
51
102
204
kHz
OVFL to LRCK edge setup time
tsetup
16/fsclk
--
s
OVFL to LRCK edge hold time
thold
1/fsclk
--
s
OVFL time-out on overrange condition
Fs = 44.1, 88.2, 176.4 kHz
Fs = 48, 96, 192 kHz
-
740
680
-
ms
MCLK Specifications
MCLK Period
tclkw
38
-
1953
ns
MCLK Pulse Duty Cycle
40
50
60
%
Master Mode
SCLK falling to LRCK
tmslr
-20
-
20
ns
SCLK falling to SDOUT valid
tsdo
0
-
32
ns
SCLK Duty Cycle
-
50
-
%
Slave Mode
Single Speed
Output Sample Rate
Fs
2
-
51
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
153
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-20
-
20
ns
Double Speed
Output Sample Rate
Fs
50
-
102
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
153
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-20
-
20
ns
Quad Speed
Output Sample Rate
Fs
100
-
204
kHz
LRCK Duty Cycle
40
50
60
%
SCLK Period
tsclkw
77
-
ns
SCLK Duty Cycle
45
50
55
%
SCLK falling to SDOUT valid
tdss
-
32
ns
SCLK falling to LRCK edge
tslrd
-8
-
3
ns
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PDF描述
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CS5361-KZ 制造商:Cirrus Logic 功能描述:24-BIT 192KHZ 114DB AUDIO A/D CONVERTER - Rail/Tube
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