Inputs: Logic 0 = DGND, Logic 1 = VLC, SDA C
參數(shù)資料
型號(hào)： CDB5364
廠商： Cirrus Logic Inc
文件頁數(shù)： 9/42頁
文件大小： 0K
描述： EVALUATION BOARD FOR CS5364
標(biāo)準(zhǔn)包裝： 1
ADC 的數(shù)量： 1
位數(shù)： 24
采樣率（每秒）： 192k
數(shù)據(jù)接口： I²C，SPI?
在以下條件下的電源（標(biāo)準(zhǔn)）： 365mW @ 192kSPS
工作溫度： -40°C ~ 85°C
已用 IC / 零件： CS5364
已供物品： 板，CD
相關(guān)產(chǎn)品： CS5364-CQZR-ND - IC ADC 4CH 114DB 216KHZ 48-LQFP
598-1697-ND - IC ADC 4CH 114DB 216KHZ 48-LQFP
598-1088-ND - IC ADC 4CH 114DB 216KHZ 48-LQFP
DS625F4
17
CS5364
SWITCHING SPECIFICATIONS - CONTROL PORT - IC TIMING
Inputs: Logic 0 = DGND, Logic 1 = VLC, SDA CL = 30 pF
Notes:
1.
Data must be held for sufficient time to bridge the transition time, tfc, of SCL.
Figure 5. IC Timing
Parameter
Symbol
Min
Max
Unit
SCL Clock Frequency
fscl
-
100
kHz
RST Rising Edge to Start
tirs
600
-
ns
Bus Free Time Between Transmissions
tbuf
4.7
s
Start Condition Hold Time (prior to first clock pulse)
thdst
4.0
s
Clock Low time
tlow
4.7
Clock High Time
thigh
4.0
Setup Time for Repeated Start Condition
tsust
4.7
SDA Hold Time from SCL Falling
thdd
0
SDA Setup time to SCL Rising
tsud
600
ns
Rise Time of SCL and SDA
trc
-1
s
Fall Time SCL and SDA
tfc
-300
ns
Setup Time for Stop Condition
tsusp
4.7
-
s
Acknowledge Delay from SCL Falling
tack
300
1000
ns
t
buf
t
hdst
t
lo w
t
hdd
t
high
t
sud
Stop
Sta rt
SD A
SCL
t
irs
RS T
t
hdst
t
rc
t
fc
t sust
t susp
Sta rt
Stop
Re p e at e d
t
rd
t
fd
t
ack
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PDF描述
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CRD5381 REFERENCE DESIGN CS5381 AUD ADC
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