參數(shù)資料
型號： CDB5364
廠商： Cirrus Logic Inc
文件頁數(shù)： 18/42頁
文件大?。?/td> 0K
描述： EVALUATION BOARD FOR CS5364
標(biāo)準(zhǔn)包裝： 1
ADC 的數(shù)量： 1
位數(shù)： 24
采樣率（每秒）： 192k
數(shù)據(jù)接口： I²C，SPI?
在以下條件下的電源（標(biāo)準(zhǔn)）： 365mW @ 192kSPS
工作溫度： -40°C ~ 85°C
已用 IC / 零件： CS5364
已供物品： 板，CD
相關(guān)產(chǎn)品： CS5364-CQZR-ND - IC ADC 4CH 114DB 216KHZ 48-LQFP
598-1697-ND - IC ADC 4CH 114DB 216KHZ 48-LQFP
598-1088-ND - IC ADC 4CH 114DB 216KHZ 48-LQFP
DS625F4
25
CS5364
4.7
Master and Slave Clock Frequencies
Tables 4 through 12 show the clock speeds for sample rates of 48 kHz, 96 kHz and 192 kHz. The
MCLK/LRCK ratio should be kept at a constant value during each mode. In Master Mode, the device outputs
the frequencies shown. In Slave Mode, the SCLK/LRCK ratio can be set according to design preference.
However, device performance is guaranteed only when using the ratios shown in the tables.
Table 4. Frequencies for 48 kHz Sample Rate using LJ/IS
Table 5. Frequencies for 96 kHz Sample Rate using LJ/IS
Table 6. Frequencies for 192 kHz Sample Rate using LJ/IS
Table 7. Frequencies for 48 kHz Sample Rate using TDM
Table 8. Frequencies for 48 kHz Sample Rate using TDM
Control Port Mode only
LJ/IS MASTER OR SLAVE
SSM Fs = 48 kHz
MCLK Divider
÷4
÷3
÷2
÷1.5
÷1
MCLK (MHz)
49.152
36.864
24.576
18.384
12.288
SCLK (MHz)
3.072
MCLK/LRCK Ratio
1024
768
512
384
256
SCLK/LRCK Ratio
64
LJ/IS MASTER OR SLAVE
DSM Fs = 96 kHz
MCLK Divider
÷4
÷3
÷2
÷1.5
÷1
MCLK (MHz)
49.152
36.864
24.567
18.384
12.288
SCLK (MHz)
6.144
MCLK/LRCK Ratio
512
384
256
192
128
SCLK/LRCK Ratio
64
LJ/IS MASTER OR SLAVE
QSM Fs = 192 kHz
MCLK Divider
÷4
÷3
÷2
÷1.5
÷1
MCLK (MHz)
49.152
36.864
24
18.384
12.288
SCLK (MHz)
12.288
MCLK/LRCK Ratio
256
192
128
96
64
SCLK/LRCK Ratio
64
TDM MASTER
SSM Fs = 48 kHz
MCLK Divider
÷4
÷3
÷2
÷1.5
÷1
MCLK (MHz)
49.152
36.864
24.567
18.384
12.288
SCLK (MHz)
12.288
MCLK/FS Ratio
1024
768
512
384
256
SCLK/FS Ratio
256
TDM SLAVE
SSM Fs = 48 kHz
MCLK Divider
÷4
÷3
÷2
÷1.5
÷1
MCLK (MHz)
49.152
36.864
24.567
18.384
12.288
SCLK (MHz)
12.288
MCLK/FS Ratio
1024
768
512
384
256
SCLK/FS Ratio
256
相關(guān)PDF資料
PDF描述
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CDB5361 BOARD EVAL FOR CS5361 STEREO ADC
MLG1005S33NJ INDUCTOR MULTILAYER 33NH 0402
CRD5381 REFERENCE DESIGN CS5381 AUD ADC
CDB53L21 BOARD EVAL FOR CS53L21 ADC
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參數(shù)描述
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