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參數(shù)資料
| 型號： | C8051T630DK |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 67/220頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEV FOR C8051T630 FAMILY |
| 標準包裝： | 1 |
| 類型： | MCU |
| 適用于相關產(chǎn)品： | C8051T630、T631、T632、T633、T634 和 T635 MCU |
| 所含物品： | 板，子板，電源適配器，線纜，說明文檔和軟件 |
| 產(chǎn)品目錄頁面： | 626 (CN2011-ZH PDF) |
| 配用： | 336-1465-ND - BOARD SOCKET DAUGHTER 20-QFN |
| 相關產(chǎn)品： | 336-1463-5-ND - IC MCU 2KB 20PIN QFN 336-1462-5-ND - IC MCU 2KB 20PIN QFN 336-1461-5-ND - IC MCU 4KB 20PIN QFN 336-1460-5-ND - IC MCU 4KB 20PIN QFN 336-1459-5-ND - IC MCU 8KB 20PIN QFN 336-1458-5-ND - IC MCU 8KB 20PIN QFN |
| 其它名稱： | 336-1464 |
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Rev. 1.0
159
C8051T630/1/2/3/4/5
Figure 23.3. 3-Wire Single Master and 3-Wire Single Slave Mode Connection
Diagram
Figure 23.4. 4-Wire Single Master Mode and 4-Wire Slave Mode Connection
Diagram
23.3. SPI0 Slave Mode Operation
When SPI0 is enabled and not configured as a master, it will operate as a SPI slave. As a slave, bytes are
shifted in through the MOSI pin and out through the MISO pin by a master device controlling the SCK sig-
nal. A bit counter in the SPI0 logic counts SCK edges. When 8 bits have been shifted through the shift reg-
ister, the SPIF flag is set to logic 1, and the byte is copied into the receive buffer. Data is read from the
receive buffer by reading SPI0DAT. A slave device cannot initiate transfers. Data to be transferred to the
master device is pre-loaded into the shift register by writing to SPI0DAT. Writes to SPI0DAT are double-
buffered, and are placed in the transmit buffer first. If the shift register is empty, the contents of the transmit
buffer will immediately be transferred into the shift register. When the shift register already contains data,
the SPI will load the shift register with the transmit buffer’s contents after the last SCK edge of the next (or
current) SPI transfer.
When configured as a slave, SPI0 can be configured for 4-wire or 3-wire operation. The default, 4-wire
slave mode, is active when NSSMD1 (SPI0CN.3) = 0 and NSSMD0 (SPI0CN.2) = 1. In 4-wire mode, the
NSS signal is routed to a port pin and configured as a digital input. SPI0 is enabled when NSS is logic 0,
and disabled when NSS is logic 1. The bit counter is reset on a falling edge of NSS. Note that the NSS sig-
nal must be driven low at least 2 system clocks before the first active edge of SCK for each byte transfer.
Figure 23.4 shows a connection diagram between two slave devices in 4-wire slave mode and a master
device.
Slave
Device
Master
Device
MOSI
MISO
SCK
MISO
MOSI
SCK
Slave
Device
Master
Device
MOSI
MISO
SCK
MISO
MOSI
SCK
NSS
GPIO
Slave
Device
MOSI
MISO
SCK
NSS
相關PDF資料 |
PDF描述 |
|---|---|
| EBM25DCSI-S288 | CONN EDGECARD 50POS .156 EXTEND |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| C8051T630-GM | 功能描述:8位微控制器 -MCU 8KB 10ADC DAC10 20 Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| C8051T630-GMR | 功能描述:8位微控制器 -MCU 8KB 10ADC DAC10 20 Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| C8051T631-GM | 功能描述:8位微控制器 -MCU 8KB 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
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