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參數(shù)資料
| 型號(hào)： | C8051F300-TB |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 162/178頁 |
| 文件大小： | 0K |
| 描述： | BOARD PROTOTYPING W/C8051F300 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | MCU |
| 適用于相關(guān)產(chǎn)品： | C8051F300 |
| 所含物品： | 板 |
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C8051F300/1/2/3/4/5
84
Rev. 2.9
9.1.
Power-On Reset
During powerup, the device is held in a reset state and the RST pin is driven low until VDD settles above
VRST. An additional delay occurs before the device is released from reset; the delay decreases as the VDD
ramp time increases (VDD ramp time is defined as how fast VDD ramps from 0 V to VRST). For valid ramp
times (less than 1 ms), the power-on reset delay (TPORDelay) is typically less than 0.3 ms.
Note: The maximum VDD ramp time is 1 ms; slower ramp times may cause the device to be
released from reset before VDD reaches the VRST level.
On exit from a power-on reset, the PORSF flag (RSTSRC.1) is set by hardware to logic 1. When PORSF is
set, all of the other reset flags in the RSTSRC Register are indeterminate (PORSF is cleared by all other
resets). Since all resets cause program execution to begin at the same location (0x0000) software can
read the PORSF flag to determine if a powerup was the cause of reset. The content of internal data mem-
ory should be assumed to be undefined after a power-on reset. The VDD monitor is disabled following a
power-on reset.
Power-On
Reset
VDD
Monitor
Reset
/RST
t
volt
s
1.0
2.0
Logic HIGH
Logic LOW
T
PORDelay
V
D
2.70
2.55
V
RST
VDD
Figure 9.2. Power-On and VDD Monitor Reset Timing
9.2.
Power-Fail Reset/VDD Monitor
When a power-down transition or power irregularity causes VDD to drop below VRST, the power supply
monitor will drive the RST pin low and hold the CIP-51 in a reset state (see Figure 9.2). When VDD returns
to a level above VRST, the CIP-51 will be released from the reset state. Note that even though internal data
memory contents are not altered by the power-fail reset, it is impossible to determine if VDD dropped below
the level required for data retention. If the PORSF flag reads ‘1’, the data may no longer be valid. The VDD
monitor is disabled after power-on resets; however its defined state (enabled/disabled) is not altered by
any other reset source. For example, if the VDD monitor is enabled and a software reset is performed, the
VDD monitor will still be enabled after the reset. The VDD monitor is enabled by writing a ‘1’ to the PORSF
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 0210391037 | CABLE JUMPER 1MM .102M 33POS |
| C8051F226-TB | BOARD PROTOTYPING W/C8051F226 |
| C8051F330-TB | BOARD PROTOTYPING W/C8051F330 |
| LGU2G101MELA | CAP ALUM 100UF 400V 20% SNAP |
| SDR-Q | SCOTCH CODE REFILL Q |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| C8051F300-TB-K | 功能描述:BOARD PROTOTYPING W/C8051F300 制造商:silicon labs 系列:- 零件狀態(tài):在售 板類型:評(píng)估平臺(tái) 類型:MCU 8-位 核心處理器:8051 操作系統(tǒng):- 平臺(tái):- 配套使用產(chǎn)品/相關(guān)產(chǎn)品:C8051F30x 安裝類型:固定 內(nèi)容:板 標(biāo)準(zhǔn)包裝:1 |
| C8051F301 | 功能描述:8位微控制器 -MCU 8KB 2%osc RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F301-GM | 功能描述:8位微控制器 -MCU 8KB 11P MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F301-GMR | 功能描述:8位微控制器 -MCU 8KB 11P MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F301-GS | 功能描述:8位微控制器 -MCU 8KB Flash 2%osc RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
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