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參數(shù)資料
| 型號(hào)： | AXDA1600DUT3C |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 1400 MHz, MICROPROCESSOR, CPGA453 |
| 封裝： | OPGA-453 |
| 文件頁數(shù)： | 37/106頁 |
| 文件大小： | 2275K |
| 代理商： | AXDA1600DUT3C |
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24
Advanced 266 Front-Side Bus AMD Athlon XP Processor Model 8 Specifications
Chapter 6
AMD Athlon XP Processor Model 8 Data Sheet
25175H—March 2003
Preliminary Information
6.2
Advanced 266 FSB AMD Athlon XP Processor Model 8
SYSCLK and SYSCLK# AC Characteristics
Table 3 shows the SYSCLK/SYSCLK# differential clock AC
characteristics of this processor.
.
Figure 8 shows a sample waveform of the SYSCLK signal.
Figure 8. SYSCLK Waveform
Table 3.
SYSCLK and SYSCLK# AC Characteristics
Symbol
Parameter Description
Minimum
Maximum
Units
Notes
Clock Frequency
50
133
MHz
1
Duty Cycle
30%
70%
t1
Period
7.5
ns
2, 3
t2
High Time
1.05
ns
t3
Low Time
1.05
ns
t4
Fall Time
2
ns
t5
Rise Time
2
ns
Period Stability
± 300
ps
Notes:
1. The AMD Athlon system bus operates at twice this clock frequency.
2. Circuitry driving the AMD Athlon system bus clock inputs must exhibit a suitably low closed-loop jitter bandwidth to allow the PLL
to track the jitter. The –20dB attenuation point, as measured into a 20
- or 30-pF load must be less than 500 kHz.
3. Circuitry driving the AMD Athlon system bus clock inputs may purposely alter the AMD Athlon system bus clock frequency (spread
spectrum clock generators). In no cases can the AMD Athlon system bus period violate the minimum specification above.
AMD Athlon system bus clock inputs can vary from 100% of the specified frequency to 99% of the specified frequency at a
maximum rate of 100 kHz.
t5
VCROSS
t2
t3
t4
t1
VThreshold-AC
相關(guān)PDF資料 |
PDF描述 |
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| AXH010A0X3 | 1-OUTPUT DC-DC REG PWR SUPPLY MODULE |
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| AXK5S40047YG | AXK5S(P5KS) Socket(0.5mm pitch, 40-pin, Ni-barrier) (RoHS conforming); Height: For H=4,5,6mm |
| AXK5S40347YG | AXK5S(P5KS) Socket(0.5mm pitch, 40-pin, Ni-barrier) (RoHS conforming); Height: For H=7,8,9mm |
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參數(shù)描述 |
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