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參數(shù)資料
| 型號： | ATWEBDVK-02RC |
| 廠商： | Atmel |
| 文件頁數(shù)： | 79/137頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEV TCP/IP AT89C51RD2 REMOTE |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | @Web |
| 主要目的： | * |
| 嵌入式： | * |
| 已用 IC / 零件： | AT89C51RD2 |
| 主要屬性： | * |
| 次要屬性： | * |
| 已供物品： | 板，帶遠(yuǎn)程控制器模塊和軟件 |
| 產(chǎn)品目錄頁面： | 617 (CN2011-ZH PDF) |
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46
4235K–8051–05/08
AT89C51RD2/ED2
Figure 13-6. PCA PWM Mode
13.5
PCA Watchdog Timer
An on-board watchdog timer is available with the PCA to improve the reliability of the system
without increasing chip count. Watchdog timers are useful for systems that are susceptible to
noise, power glitches, or electrostatic discharge. Module 4 is the only PCA module that can be
programmed as a watchdog. However, this module can still be used for other modes if the
watchdog is not needed. Figure 13-4 shows a diagram of how the watchdog works. The user
pre-loads a 16-bit value in the compare registers. Just like the other compare modes, this 16-bit
value is compared to the PCA timer value. If a match is allowed to occur, an internal reset will be
generated. This will not cause the RST pin to be driven high.
In order to hold off the reset, the user has three options:
1.
Periodically change the compare value so it will never match the PCA timer.
2.
Periodically change the PCA timer value so it will never match the compare values.
3.
Disable the watchdog by clearing the WDTE bit before a match occurs and then re-
enable it.
CL
CCAPnH
CCAPnL
ECOMn
CCAPMn, n= 0 to 4
0xDA to 0xDE
CAPNn MATn TOGn PWMn ECCFn
CAPPn
8-bit Comparator
CEXn
“0”
“1”
Enable
PCA Counter/Timer
Overflow
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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