參數(shù)資料
型號： ATWEBDVK-02RC
廠商： Atmel
文件頁數(shù)： 30/137頁
文件大?。?/td> 0K
描述： KIT DEV TCP/IP AT89C51RD2 REMOTE
標準包裝： 1
系列： @Web
主要目的： *
嵌入式： *
已用 IC / 零件： AT89C51RD2
主要屬性： *
次要屬性： *
已供物品： 板，帶遠程控制器模塊和軟件
產(chǎn)品目錄頁面： 617 (CN2011-ZH PDF)
125
4235K–8051–05/08
AT89C51RD2/ED2
Figure 25-5. Internal Clock Signals
This diagram indicates when signals are clocked internally. The time it takes the signals to propagate to the pins, however,
ranges from 25 to 125 ns. This propagation delay is dependent on variables such as temperature and pin loading. Propa-
gation also varies from output to output and component. Typically though (TA = 25°C fully loaded) RD and WR propagation
delays are approximately 50 ns. The other signals are typically 85 ns. Propagation delays are incorporated in the AC
specifications.
DATA
PCL OUT
DATA
PCL OUT
DATA
PCL OUT
SAMPLED
STATE4
STATE5
STATE6
STATE1
STATE2
STATE3
STATE4
STATE5
P1
P2
P1
P2
P1
P2
P1
P2
P1
P2
P1
P2
P1
P2
P1
P2
FLOAT
THESE SIGNALS ARE NOT ACTIVATED DURING THE
EXECUTION OF A MOVX INSTRUCTION
INDICATES ADDRESS TRANSITIONS
EXTERNAL PROGRAM MEMORY FETCH
FLOAT
DATA
SAMPLED
DPL OR Rt OUT
INDICATES DPH OR P2 SFR TO PCH TRANSITION
PCL OUT (IF PROGRAM
MEMORY IS EXTERNAL)
PCL OUT (EVEN IF PROGRAM
MEMORY IS INTERNAL)
PCL OUT (IF PROGRAM
MEMORY IS EXTERNAL)
OLD DATA NEW DATA
P0 PINS SAMPLED
P1, P2, P3 PINS SAMPLED
P0 PINS SAMPLED
RXD SAMPLED
INTERNAL
CLOCK
XTAL2
ALE
PSEN
P0
P2 (EXT)
READ CYCLE
WRITE CYCLE
RD
P0
P2
WR
PORT OPERATION
MOV PORT SRC
MOV DEST P0
MOV DEST PORT (P1. P2. P3)
(INCLUDES INTO. INT1. TO T1)
SERIAL PORT SHIFT CLOCK
TXD (MODE 0)
DATA OUT
DPL OR Rt OUT
INDICATES DPH OR P2 SFR TO PCH TRANSITION
P0
P2
RXD SAMPLED
相關(guān)PDF資料
PDF描述
KSZ8862-10FL-EVAL BOARD EVALUATION KSZ8862-10FL
ITCSN-0800-25-U HEATSHRINK ITCSN 4/5" X 25'
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V24B12E150B3 CONVERTER MOD DC/DC 12V 150W
ECM24DCTN-S288 CONN EDGECARD 48POS .156 EXTEND
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參數(shù)描述
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