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參數(shù)資料
| 型號： | ATTINY84A-SSU |
| 廠商： | Atmel |
| 文件頁數(shù)： | 28/135頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 8K FLASH 14SOIC |
| 標(biāo)準(zhǔn)包裝： | 55 |
| 系列： | AVR® ATtiny |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | USI |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 12 |
| 程序存儲器容量： | 8KB（4K x 16） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大小： | 512 x 8 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 14-SOIC（0.154"，3.90mm 寬） |
| 包裝： | 管件 |
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123
32015G–AVR32–09/09
AT32AP7001
13.5
Functional Description
13.5.1
Watchdog Timer
The WDT is enabled by writing the EN bit in the CTRL register. This also enables the clock for
the prescaler. The PSEL bitfield in the same register selects the watchdog timeout period:
T
WDT = 2
(PSEL+1) * 30.518
μs
To avoid accidental disabling of the watchdog, the CTRL register must be written twice, first with
the KEY field set to 0x55, then 0xAA without changing the other bitfields. Failure to do so will
cause the write operation to be ignored, and CTRL does not change value.
The CLR register must be written with any value with regular intervals shorter than the watchdog
timeout period. Otherwise, the device will receive a soft reset, and the code will start executing
from the boot vector.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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