- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4473 > APA150-TQG100I (Microsemi SoC)IC FPGA PROASIC+ 150K 100-TQFP PDF資料下載
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)當(dāng)前第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)
ProASICPLUS Flash Family FPGAs
2- 50
v5.9
Predicted Global Routing Delay
Global Routing Skew
Table 2-43 Worst-Case Commercial Conditions1
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Parameter
Description
Max.
Units
Std.
tRCKH
Input Low to High2
1.1
ns
tRCKL
Input High to Low2
1.0
ns
tRCKH
Input Low to High3
0.8
ns
tRCKL
Input High to Low3
0.8
ns
Notes:
1. The timing delay difference between tile locations is less than 15 ps.
2. Highly loaded row 50%.
3. Minimally loaded row.
Table 2-44 Worst-Case Military Conditions
VDDP = 3.0V, VDD = 2.3V, TJ = 125°C for Military/MIL-STD-883
Parameter
Description
Max.
Units
tRCKH
Input Low to High (high loaded row of 50%)
1.1
ns
tRCKL
Input High to Low (high loaded row of 50%)
1.0
ns
tRCKH
Input Low to High (minimally loaded row)
0.8
ns
tRCKL
Input High to Low (minimally loaded row)
0.8
ns
Note: * The timing delay difference between tile locations is less than 15 ps.
Table 2-45 Worst-Case Commercial Conditions
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Parameter
Description
Max.
Units
Std.
tRCKSWH
Maximum Skew Low to High
270
ps
tRCKSHH
Maximum Skew High to Low
270
ps
Table 2-46 Worst-Case Commercial Conditions
VDDP = 3.0V, VDD = 2.3V, TJ = 125°C for Military/MIL-STD-883
Parameter
Description
Max.
Units
tRCKSWH
Maximum Skew Low to High
270
ps
tRCKSHH
Maximum Skew High to Low
270
ps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| APA150-TQ100I | IC FPGA PROASIC+ 150K 100-TQFP |
| IDT7130LA55J | IC SRAM 8KBIT 55NS 52PLCC |
| EP4CGX30CF19C8 | IC CYCLONE IV GX FPGA 30K 324FBG |
| IDT71V416L12PHGI | IC SRAM 4MBIT 12NS 44TSOP |
| AFS090-FG256I | IC FPGA 2MB FLASH 90K 256FBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| APA150-TQGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-TQGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-TQGI | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-TQGM | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA150-TQGPP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。