參數資料
| 型號： | APA1000-FGG896 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 133/178頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA PROASIC+ 1M 896-FBGA |
| 標準包裝： | 27 |
| 系列： | ProASICPLUS |
| RAM 位總計： | 202752 |
| 輸入/輸出數： | 642 |
| 門數： | 1000000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 896-BGA |
| 供應商設備封裝： | 896-FBGA（31x31） |
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ProASICPLUS Flash Family FPGAs
2- 48
v5.9
Global Input Buffer Delays
Table 2-39 Worst-Case Commercial Conditions
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Units
Std.3
GL33
3.3 V, CMOS Input Levels4, No Pull-up Resistor
1.0
1.1
ns
GL33S
3.3 V, CMOS Input Levels4, No Pull-up Resistor, Schmitt Trigger
1.0
1.1
ns
PECL
PPECL Input Levels
1.0
1.1
ns
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. Applies to Military ProASICPLUS devices.
4. LVTTL delays are the same as CMOS delays.
5. For LP Macros, VDDP = 2.3 V for delays.
Table 2-40 Worst-Case Commercial Conditions
VDDP = 2.3 V, VDD = 2.3 V, TJ = 70°C
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Units
Std.3
GL25LP
2.5 V, CMOS Input Levels4, Low Power
1.1
1.0
ns
GL25LPS
2.5 V, CMOS Input Levels4, Low Power, Schmitt Trigger
1.3
1.0
ns
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. Applies to Military ProASICPLUS devices.
4. LVTTL delays are the same as CMOS delays.
5. For LP Macros, VDDP =2.3 V for delays.
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PDF描述 |
|---|---|
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| 24AA04/SN | IC EEPROM 4KBIT 400KHZ 8SOIC |
| APA1000-FG896 | IC FPGA PROASIC+ 1M 896-FBGA |
| AYM40DRMN | CONN EDGECARD 80POS .156 WW |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| APA1000-FGG896M | 制造商:Microsemi Corporation 功能描述:FPGA ProASICPLUS Family 1M Gates 180MHz 0.22um Technology 2.5V 896-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 1M GATES 180MHZ 0.22UM 2.5V 896FBGA - Trays |
| APA1000-FGGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA1000-FGGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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