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參數(shù)資料
| 型號： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁數(shù)： | 158/236頁 |
| 文件大小： | 3578K |
| 代理商： | AMD-751 |
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136
Configuration Registers
Chapter 7
AMD-751
System Controller Data Sheet
21910D
—
August 1999
Preliminary Information
This register is used by the AGP driver software to set the memory
location of the AGP memory-mapped control registers.
Bits 31
–
12
Base Address High (RW) (default = 000000h)
—
This field is loaded by BIOS
firmware to determine the base address A[30:11] of the memory-mapped
AGP registers (BAR1). See page 173 for more information.
Bits 11
–
4
Base Address Low (always reads 0)
—
This field is cleared to indicate that 4
Kbytes is allocated to AGP memory-mapped control registers and that the
registers reside in a 4-Kbyte boundary per the
PCI Local Bus Specification,
Revision 2.2
.
Bit 3
Prefetchable (always reads 1)
—
This bit is set to indicate that this range can be
prefetched.
Bits 2
–
1
Type (always reads 0)
—
These bits are cleared to indicate that BAR1 is 32 bits
wide and mapping can be performed anywhere in the 32-bit address space.
Bit 0
Memory (always reads 0)
—
This bit is cleared to indicate that BAR0 maps into
memory space.
Bits 31
–
24
Reserved (always reads 0)
Bits 23
–
2
PM2 Block Base Address (RW)
—
This field contains the base address of the
power management register block. This field forms the upper part of
BAR2 containing A[31:10]. This field is loaded by BIOS firmware and
specifies the base of the PM2_BLK.
Bit 1
Reserved (always reads 0)
Bit 0
I/O space (always reads 1)
—
This bit indicates that the base address register
maps to x86 I/O space.
Base Address Register 1 (BAR1)
Device 0
Offset 17h
–
14h
Bits 2
–
1
Type
0
0
Bits 31
–
12
Base Address High
0
0
0
Bits 11
–
4
Bit 3
Pre
1
Bit 0
Mem
0
Base Address Low
0
0
0
Reset 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Base Address Register 2 (BAR2)
Bits 31
–
24
Reserved
Reset 0
0
0
0
0
Device 0
Offset 1Bh
–
18h
Bits 23
–
2
1
R I/O
0
0
PM2_Block Base Address [31:10]
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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