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參數(shù)資料
| 型號(hào)： | AM70PDL7BDH85IS |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Package (MCP/XIP) Flash Memory, Data storage MirrorBit Flash, and pSRAM (XIP) |
| 中文描述： | 堆疊式多芯片封裝（MCP / XIP）的快閃記憶體，數(shù)據(jù)存儲(chǔ)的MirrorBit閃存和移動(dòng)存儲(chǔ)芯片（XIP）的 |
| 文件頁數(shù)： | 121/128頁 |
| 文件大?。?/td> | 916K |
| 代理商： | AM70PDL7BDH85IS |
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November 25, 2003
Am70PDL127BDH/Am70PDL129BDH
119
A D V A N C E I N F O R M A T I O N
AC CHARACTERISTICS
Alternate CE# Controlled Erase and Program Operations
Notes:
1. Not 100% tested.
2. See the “Erase and Programming Performance” section for more information.
3. For 1–16 words/1–32 bytes programmed.
4. Effective write buffer specification is based upon a 16-word/32-byte write buffer operation.
5. Word/Byte programming specification is based upon a single word/byte programming operation not utilizing the write buffer.
6. AC Specifications listed are tested with V
IO
= V
CC
. Contact AMD for information on AC operation with V
IO
≠
V
CC
.
Parameter
Speed Options
JEDEC
Std.
Description
Unit
t
AVAV
t
WC
Write Cycle Time (Note 1)
Min
110
ns
t
AVWL
t
AS
Address Setup Time
Min
0
ns
t
ELAX
t
AH
Address Hold Time
Min
45
ns
t
DVEH
t
DS
Data Setup Time
Min
45
ns
t
EHDX
t
DH
Data Hold Time
Min
0
ns
t
GHEL
t
GHEL
Read Recovery Time Before Write
(OE# High to WE# Low)
Min
0
ns
t
WLEL
t
WS
WE# Setup Time
Min
0
ns
t
EHWH
t
WH
WE# Hold Time
Min
0
ns
t
ELEH
t
CP
CE# Pulse Width
Min
45
ns
t
EHEL
t
CPH
CE# Pulse Width High
Min
30
ns
t
WHWH1
t
WHWH1
Write Buffer Program Operation (Notes 2, 3)
Typ
352
μs
Effective Write Buffer Program
Operation (Notes 2, 4)
Per Word
Typ
22
μs
μs
Accelerated Effective Write Buffer
Program Operation (Notes 2, 4)
Per Word
Typ
17.6
μs
μs
Single Word/Byte Program
Operation (Note 2, 5)
Word
Typ
100
μs
Single Word/Byte Accelerated
Programming Operation (Note 2,
5)
Word
Typ
90
μs
t
WHWH2
t
WHWH2
Sector Erase Operation (Note 2)
Typ
0.5
sec
t
RH
RESET# High Time Before Write
Min
50
ns
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