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參數(shù)資料
| 型號： | AK4523VF |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 英文描述： | 20BIT STEREO ADC & DAC |
| 中文描述： | 20位立體聲ADC |
| 文件頁數(shù)： | 8/20頁 |
| 文件大小： | 161K |
| 代理商： | AK4523VF |
ASAHI KASEI
[AK4523]
M0021-E-03
1999/12
- 8 -
SWITCHING CHARACTERISTICS
(Ta=25
°
C; VA=4.5
~
5.5V; VD=3.0
~
5.5V; C
L
=20pF)
Parameter
Master Clock Timing
256fs:
Pulse Width Low
Pulse Width High
384fs:
Pulse Width Low
Pulse Width High
512fs:
Pulse Width Low
Pulse Width High
LRCK Timing
Frequency
Duty Cycle
Serial Interface Timing
SCLK Period
SCLK Pulse Width Low
Pulse Width High
LRCK Edge to SCLK “
-
” (Note 14)
SCLK “
-
” to LRCK Edge (Note 14)
LRCK to SDTO (MSB)
SCLK “
ˉ
” to SDTO
SDTI Hold Time
SDTI Setup Time
Reset Timing
PD Pulse Width (Note 15)
PD “
-
” to SDTO valid (Note 16)
Symbol
min
typ
max
Units
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
4.096
27
27
6.144
20
20
8.192
15
15
12.288
18.432
24.576
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
fs
dfs
16
45
48
55
kHz
%
tSCK
tSCKL
tSCKH
tLRS
tSLR
tLRM
tSSD
tSDH
tSDS
320
65
65
45
45
40
25
40
70
ns
ns
ns
ns
ns
ns
ns
ns
ns
tPD
tPDV
150
516
ns
1/fs
Note 14. SCLK rising edge must not occur at the same time as LRCK edge.
15. The AK4523 can be reset by bringing PD “L”.
When the state of CMODE change during operation, the AK4523 should be reset by PD .
16. These cycles are the number of LRCK rising from PD rising.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AK4524 | 24BIT 96KHZ AUDIO CODEC |
| AK4524VF | 24BIT 96KHZ AUDIO CODEC |
| AK4525 | 20BIT STEREO ADC & DAC WITH X TAL OSC |
| AK4525VF | 20BIT STEREO ADC & DAC WITH X TAL OSC |
| AKD4525 | 20BIT STEREO ADC & DAC WITH X TAL OSC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AK4524 | 制造商: 功能描述: 制造商:undefined 功能描述: |
| AK4524_04 | 制造商:AKM 制造商全稱:AKM 功能描述:24Bit 96kHz Audio CODEC |
| AK4524_12 | 制造商:AKM 制造商全稱:AKM 功能描述:24Bit 96kHz Audio CODEC |
| AK4524VF | 制造商:AKM 制造商全稱:AKM 功能描述:24Bit 96kHz Audio CODEC |
| AK4524VFP-E2 | 制造商:Asahi Kasei Microsystems Co Ltd 功能描述:RECOM REPLC AK4620BVF |
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