參數(shù)資料
型號(hào)： AK4523
廠商： Asahi Kasei Microsystems Co.,Ltd
英文描述： 20BIT STEREO ADC & DAC
中文描述： 20位立體聲ADC
文件頁(yè)數(shù)： 10/20頁(yè)
文件大小： 161K
代理商： AK4523
ASAHI KASEI
[AK4523]
M0021-E-03
1999/12
- 10 -
OPERATION OVERVIEW
n
System Clock
The master clock (MCLK) can be external clock input to the MCKI pin. CMODE is used to select either MCLK=256fs,
384fs or 512fs. The relationship between the MCLK and the desired sample rate is defined in Table 1. The LRCK clock
input must be synchronized with MCLK, however the phase is not critical. Internal timing is synchronized to LRCK upon
power-up. All external clocks must be present unless PD = “L”, otherwise excessive current may result from abnormal
operation of internal dynamic logic.
MCLK
SCLK
fs
256fs
CMODE = “L”
8.1920MHz
11.2896MHz
12.2880MHz
384fs
CMODE = “H”
12.2880MHz
16.9344MHz
18.4320MHz
512fs
CMODE = “NC”
16.384MHz
22.579MHz
24.576MHz
64fs
32.0kHz
44.1kHz
48.0kHz
2.048MHz
2.822MHz
3.072MHz
Table 1. System Clock Example
When the state of CMODE change under operation, the AK4523 should be reset by PD . At that case, the analog outputs
should be muted externally because some click noise may occur.
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PDF描述
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