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參數(shù)資料
| 型號(hào)： | AK4522VF |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 英文描述： | 20BIT STEREO ADC & DAC |
| 中文描述： | 20位立體聲ADC |
| 文件頁數(shù)： | 7/18頁 |
| 文件大?。?/td> | 134K |
| 代理商： | AK4522VF |
ASAHI KASEI
[AK4522]
M0020-E-01
1998/10
- 7 -
SWITCHING CHARACTERISTICS
(Ta=25
°
C; VA=4.5
～
5.5V, VD=2.7
～
5.5V; C
L
=20pF)
Parameter
Master Clock Timing
External Clock
256fs:
Pulse Width Low
Pulse Width High
384fs:
Pulse Width Low
Pulse Width High
512fs:
Pulse Width Low
Pulse Width High
LRCK
Frequency
Duty Cycle
Serial Interface Timing
Slave mode
SCLK Period
SCLK Pulse Width Low
Pulse Width High
LRCK Edge to SCLK “
↑
” (Note 13)
SCLK “
↑
” to LRCK Edge (Note 13)
LRCK to SDTO(MSB)
SCLK “
↓
” to SDTO
SDTI Hold Time
SDTI Setup Time
Reset Timing
PD Pulse Width
PD “
↑
” to SDTO valid (Note 14)
Symbol
min
typ
max
Units
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
fCLK
tCLKL
tCLKH
4.096
27
27
6.144
20
20
8.192
15
15
12.288
18.432
24.576
MHz
ns
ns
MHz
ns
ns
MHz
ns
ns
fsn
dfs
16
45
44.1
48
55
kHz
%
tSCK
tSCKL
tSCKH
tLRS
tSLR
tLRM
tSSD
tSDH
tSDS
160
65
65
45
45
40
25
40
50
ns
ns
ns
ns
ns
ns
ns
ns
ns
tPD
tPDV
150
516
ns
1/fs
Note 13. SCLK rising edge must not occur at the same time as LRCK edge.
14. These cycles are the number of LRCK rising from PD rising.
The AK4522 can be reset by bringing PD “L”.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AK4523 | 20BIT STEREO ADC & DAC |
| AK4523VF | 20BIT STEREO ADC & DAC |
| AK4524 | 24BIT 96KHZ AUDIO CODEC |
| AK4524VF | 24BIT 96KHZ AUDIO CODEC |
| AK4525 | 20BIT STEREO ADC & DAC WITH X TAL OSC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AK4522VM | 制造商:AKM 制造商全稱:AKM 功能描述:20Bit Stereo ΔΣ ADC & DAC |
| AK4523 | 制造商:AKM 制造商全稱:AKM 功能描述:EVALUATION BOARD REV.A FOR AK4523 |
| AK4523VF | 制造商:AKM 制造商全稱:AKM 功能描述:20BIT STEREO ADC & DAC |
| AK4524 | 制造商: 功能描述: 制造商:undefined 功能描述: |
| AK4524_04 | 制造商:AKM 制造商全稱:AKM 功能描述:24Bit 96kHz Audio CODEC |
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