Revision 23 2-93 Timing Characteristics 1.5 V DC Core Voltage Figure 2-22 Input DDR Timing Diagr" />
參數(shù)資料
型號(hào)： AGL400V2-CS196
廠商： Microsemi SoC
文件頁(yè)數(shù)： 12/250頁(yè)
文件大小： 0K
描述： IC FPGA 1KB FLASH 400K 196-CSP
標(biāo)準(zhǔn)包裝： 168
系列： IGLOO
邏輯元件/單元數(shù)： 9216
RAM 位總計(jì)： 55296
輸入/輸出數(shù)： 143
門數(shù)： 400000
電源電壓： 1.14 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-TFBGA，CSBGA
供應(yīng)商設(shè)備封裝： 196-CSP（8x8）
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IGLOO Low Power Flash FPGAs
Revision 23
2-93
Timing Characteristics
1.5 V DC Core Voltage
Figure 2-22 Input DDR Timing Diagram
tDDRICLR2Q2
tDDRIREMCLR
tDDRIRECCLR
tDDRICLR2Q1
12
3
4
5
6
7
8
9
CLK
Data
CLR
Out_QR
Out_QF
tDDRICLKQ1
2
4
6
3
5
7
tDDRIHD
tDDRISUD
tDDRICLKQ2
Table 2-164 Input DDR Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std.
Units
tDDRICLKQ1
Clock-to-Out Out_QR for Input DDR
0.48
ns
tDDRICLKQ2
Clock-to-Out Out_QF for Input DDR
0.65
ns
tDDRISUD1
Data Setup for Input DDR (negedge)
0.50
ns
tDDRISUD2
Data Setup for Input DDR (posedge)
0.40
ns
tDDRIHD1
Data Hold for Input DDR (negedge)
0.00
ns
tDDRIHD2
Data Hold for Input DDR (posedge)
0.00
ns
tDDRICLR2Q1
Asynchronous Clear-to-Out Out_QR for Input DDR
0.82
ns
tDDRICLR2Q2
Asynchronous Clear-to-Out Out_QF for Input DDR
0.98
ns
tDDRIREMCLR
Asynchronous Clear Removal Time for Input DDR
0.00
ns
tDDRIRECCLR
Asynchronous Clear Recovery Time for Input DDR
0.23
ns
tDDRIWCLR
Asynchronous Clear Minimum Pulse Width for Input DDR
0.19
ns
tDDRICKMPWH
Clock Minimum Pulse Width High for Input DDR
0.31
ns
tDDRICKMPWL
Clock Minimum Pulse Width Low for Input DDR
0.28
ns
FDDRIMAX
Maximum Frequency for Input DDR
250.00
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating values.
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PDF描述
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AGL400V2-CSG144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology
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