DATA AND I2C TIMING CHARACTERISTICS Tab" />
參數(shù)資料
型號： ADV7619KSVZ-P
廠商： Analog Devices Inc
文件頁數(shù)： 21/24頁
文件大?。?/td> 0K
描述： IC RECEIVER DUAL PORT 128SMD
標準包裝： 1
系列： Advantiv®, Xpressview™
類型： 接收器
應用： HDTV
安裝類型： 表面貼裝
封裝/外殼： 128-TQFP 裸露焊盤
供應商設備封裝： 128-TQFP-EP（14x14）
包裝： 托盤
ADV7619
Data Sheet
Rev. C | Page 6 of 24
DATA AND I2C TIMING CHARACTERISTICS
Table 3.
Parameter
Symbol
Test Conditions/Comments
Min
Typ
Max
Unit
CLOCK AND CRYSTAL
Crystal Frequency, XTAL
28.63636
MHz
Crystal Frequency Stability
±50
ppm
LLC Frequency Range
13.5
170
MHz
I2C PORTS
SCL Frequency
400
kHz
SCL Minimum Pulse Width High1
t1
600
ns
SCL Minimum Pulse Width Low1
t2
1.3
s
Start Condition Hold Time1
t3
600
ns
Start Condition Setup Time1
t4
600
ns
SDA Setup Time1
t5
100
ns
SCL and SDA Rise Time1
t6
300
ns
SCL and SDA Fall Time1
t7
300
ns
Stop Condition Setup Time1
t8
0.6
s
RESET FEATURE
Reset Pulse Width
5
ms
CLOCK OUTPUTS
LLC Mark-Space Ratio1
t9:t10
45:55
55:45
% duty cycle
DATA AND CONTROL OUTPUTS1, 2
Data Output Transition Time
t11
End of valid data to negative LLC edge
1.0
ns
t12
Negative LLC edge to start of valid data
0.1
ns
I2S PORT, MASTER MODE1
SCLK Mark-Space Ratio
t15:t16
45:55
55:45
% duty cycle
LRCLK Data Transition Time
t17
End of valid data to negative SCLK edge
10
ns
t18
Negative SCLK edge to start of valid data
10
ns
I2Sx Data Transition Time
t19
End of valid data to negative SCLK edge
5
ns
t20
Negative SCLK edge to start of valid data
5
ns
1
Data guaranteed by characterization.
2
DLL bypassed on clock path.
Timing Diagrams
09580-
003
SDA
SCL
t5
t3
t4
t8
t6
t7
t2
t1
t3
Figure 3. I2C Timing
相關PDF資料
PDF描述
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參數(shù)描述
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