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參數(shù)資料
| 型號(hào)： | ADUC845 |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | ADC |
| 英文描述： | MicroConverter Multichannel 24-/16-Bit ADCs with Embedded 62 kB Flash and Single-Cycle MCU |
| 中文描述： | MicroConverter的多通道ADC的24-/16-Bit與嵌入式62 kB閃存以及單周期控制器 |
| 文件頁數(shù)： | 100/108頁 |
| 文件大?。?/td> | 1109K |
| 代理商： | ADUC845 |
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ADuC845/ADuC847/ADuC848
Table 69.
SPI MASTER MODE TIMING (CPHA = 0) Parameter
t
SL
SCLOCK Low Pulse Width
1
t
SH
SCLOCK High Pulse Width
1
t
DAV
Data Output Valid after SCLOCK Edge
t
DOSU
Data Output Setup before SCLOCK Edge
t
DSU
Data Input Setup Time before SCLOCK Edge
t
DHD
Data Input Hold Time after SCLOCK Edge
t
DF
Data Output Fall Time
t
DR
Data Output Rise Time
t
SR
SCLOCK Rise Time
t
SF
SCLOCK Fall Time
1
Characterized under the following conditions:
a. Core clock divider bits CD2, CD1, and CD0 in PLLCON SFR set to 0, 1, and 1, respectively, that is, core clock frequency = 1.57 MHz.
b. SPI bit-rate selection bits SPR1 and SPR0 in SPICON SFR set to 0 and 0, respectively.
Rev. A | Page 100 of 108
Min
100
100
Typ
635
635
10
10
10
10
Max
50
150
25
25
25
25
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
SCLOCK
(CPOL = 0)
t
DSU
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB
LSB
LSB IN
BITS 6–1
BITS 6–1
t
DHD
t
DR
t
DAV
t
DF
t
DOSU
t
SH
t
SL
t
SR
t
SF
MSB IN
0
Figure 76. SPI Master Mode Timing (CHPA = 0)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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