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參數(shù)資料
| 型號： | ADSP-BF561 |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 通用總線功能 |
| 英文描述： | Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70 |
| 中文描述： | 嵌入式Blackfin處理器的對稱多處理器 |
| 文件頁數(shù)： | 31/52頁 |
| 文件大小： | 508K |
| 代理商： | ADSP-BF561 |
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ADSP-BF561
Preliminary Technical Data
Rev. PrC
|
Page 31 of 52
|
April 2004
Figure 13. Serial Ports
DRIVE EDGE
TCLK (INT)
TFS (“LATE”, INT)
DRIVE EDGE
TCLK/RCLK
DRIVE EDGE
DRIVE EDGE
TCLK/RCLK
TCLK (EXT)
TFS (“LATE”, EXT)
t
DDTTE
t
DDTEN
t
DDTTI
t
DDTIN
DT
DT
RCLK
RFS
DRIVE EDGE
SAMPLE EDGE
DATA RECEIVE— INTERNAL CLOCK
DATA RECEIVE— EXTERNAL CLOCK
RCLK
RFS
DRIVE EDGE
SAMPLE EDGE
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK, TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
t
SDRI
t
HDRI
t
SFSI
t
HFSI
t
DFSE
t
HOFSE
t
SCLKIW
t
SDRE
t
HDRE
t
SFSE
t
HFSE
t
DFSE
t
SCLKW
t
HOFSE
DR
DR
t
DDTI
TCLK
TFS
DRIVE EDGE
SAMPLE EDGE
DATA TRANSMIT — INTERNAL CLOCK
t
SFSI
t
HFSI
t
DFSI
t
HOFSI
t
SCLKIW
DT
t
HDTI
NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK OR TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.
t
DDTE
TCLK
TFS
DRIVE EDGE
SAMPLE EDGE
DATA TRANSMIT — EXTERNAL CLOCK
t
SFSE
t
HFSE
t
DFSE
t
HOFSE
t
SCLKW
DT
t
HDTE
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PDF描述 |
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