參數(shù)資料
型號(hào)： ADSP-BF561
廠商： Analog Devices, Inc.
元件分類： 通用總線功能
英文描述： Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70
中文描述： 嵌入式Blackfin處理器的對(duì)稱多處理器
文件頁數(shù)： 30/52頁
文件大?。?/td> 508K
代理商： ADSP-BF561
Rev. PrC
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Page 30 of 52
|
April 2004
ADSP-BF561
Preliminary Technical Data
Table 22. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Switching Characteristics
t
DFS
I
TFS/RFS Delay After TSCLK/RSCLK (Internally Generated TFS/RFS)
1
TBD
ns
t
HOFS
I
TFS/RFS Hold After TSCLK/RSCLK (Internally Generated TFS/RFS)
1
TBD
ns
t
DDT
I
Transmit Data Delay After TSCLK
1
TBD
ns
t
HDT
I
Transmit Data Hold After TSCLK
1
TBD
ns
t
SCLKIW
TSCLK/RSCLK Width
4.5
ns
1
Referenced to drive edge.
Table 23. Serial Ports—Enable and Three-State
Parameter
Min
Max
Unit
Switching Characteristics
t
DTENE
Data Enable Delay from External TSCLK
1
TBD
ns
t
DDTTE
Data Disable Delay from External TSCLK
1
TBD
ns
t
DTENI
Data Enable Delay from Internal TSCLK
TBD
ns
t
DDTTI
Data Disable Delay from Internal TSCLK
1
TBD
ns
1
Referenced to drive edge.
Table 24. External Late Frame Sync
Parameter
Min
Max
Unit
Switching Characteristics
t
DDTLFSE
Data Delay from Late External TFS or External RFS with MCE = 1, MFD
= 0
1,2
TBD
ns
t
DTENLFSE
Data Enable from late FS or MCE = 1, MFD = 0
1,2
TBD
ns
1
MCE = 1, TFS enable and TFS valid follow t
DDTENFS
and t
DDTLFSE
.
2
If external RFS/TFS setup to RSCLK/TSCLK > t
SCLK
/2 then t
DDTLSCK
and t
DTENLSCK
apply, otherwise t
DDTLFSE
and t
DTENLFS
apply.
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