參數(shù)資料
型號： ADSP-BF535PKB-300
廠商： Analog Devices Inc
文件頁數(shù)： 16/44頁
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描述： IC DSP CONTROLLER 16BIT 260 BGA
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： PCI，SPI，SSP，UART，USB
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 308kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.50V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 260-BBGA
供應(yīng)商設(shè)備封裝： 260-PBGA（19x19）
包裝： 托盤
–23–
REV. A
ADSP-BF535
TIMING SPECIFICATIONS
Table 9 and Table 10 describe the timing requirements for the
ADSP-BF535 Blackfin processor clocks. Take care in selecting
MSEL and SSEL ratios so as not to exceed the maximum core
clock, system clock and Voltage Controlled Oscillator (VCO)
operating frequencies, as described in Absolute Maximum
Ratings on Page 22. Table 10 describes phase-locked loop
operating conditions.
Table 9. Core Clock Requirements
Parameter
Min
Max
Unit
tCCLK1.6
Core Cycle Period (VDDINT =1.6 V –50 mV)
2.86
200
ns
tCCLK1.5
Core Cycle Period (VDDINT=1.5 V –5%)
3.33
200
ns
tCCLK1.4
Core Cycle Period (VDDINT=1.4 V –5%)
3.70
200
ns
tCCLK1.3
Core Cycle Period (VDDINT=1.3 V –5%)
4.17
200
ns
tCCLK1.2
Core Cycle Period (VDDINT=1.2 V –5%)
4.76
200
ns
tCCLK1.1
Core Cycle Period (VDDINT=1.1 V –5%)
5.56
200
ns
tCCLK1.0
Core Cycle Period (VDDINT=1.0 V –5%)
6.67
200
ns
Table 10. Phase-Locked Loop Operating Conditions
Parameter
Min
Nominal
Max
Unit
Operating Voltage
1.425
1.5
1.575
V
Jitter, Rising Edge to Rising Edge, Per Output
1
120
ps
Jitter, Rising Edge to Falling Edge, Per Output
60
ps
Skew, Rising Edge to Rising Edge, Any Two Outputs
120
ps
Voltage Controlled Oscillator (VCO) Frequency
40
400
MHz
VDDPLL Induced Jitter
1ps/mV
1 Guaranteed but not tested.
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PDF描述
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