參數(shù)資料
型號(hào)： ADSP-BF534YBCZ-4B
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 28/68頁(yè)
文件大?。?/td> 0K
描述： IC DSP CTLR 16BIT 400MHZ 208-CSP
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART
時(shí)鐘速率： 400MHz
非易失內(nèi)存： 外部
芯片上RAM： 132kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 208-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 208-CSPBGA
包裝： 托盤
Rev. J
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February 2014
SDRAM Interface Timing
Table 27. SDRAM Interface Timing
Parameter
Min
Max
Unit
Timing Requirements
tSSDAT
DATA15–0 Setup Before CLKOUT
1.5
ns
tHSDAT
DATA15–0 Hold After CLKOUT
0.8
ns
Switching Characteristics
tDCAD
COMMAND
1, ADDR19–1, DATA15–0 Delay After CLKOUT
1 Command pins include: SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
4.0
ns
tHCAD
COMMAND
1, ADDR19–1, DATA15–0 Hold After CLKOUT
1.0
ns
tDSDAT
DATA15–0 Disable After CLKOUT
6.0
ns
tENSDAT
DATA15–0 Enable After CLKOUT
0.5
ns
tSCLK
2
2 These limits are specific to the SDRAM interface only. In addition, CLKOUT must always comply with the limits in Table 14 on Page 24.
CLKOUT Period when TJ +105
°C7.5
ns
tSCLK
CLKOUT Period when TJ +105
°C10
ns
tSCLKH
CLKOUT Width High
2.5
ns
tSCLKL
CLKOUT Width Low
2.5
ns
Figure 14. SDRAM Interface Timing
tSCLK
CLKOUT
tSCLKL
tSCLKH
tSSDAT
tHSDAT
tENSDAT
tDCAD
tDSDAT
tHCAD
tDCAD
tHCAD
DATA (IN)
DATA (OUT)
COMMAND,
ADDRESS
(OUT)
NOTE: COMMAND =
SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
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PDF描述
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