參數(shù)資料
型號(hào): ADSP-BF504BCPZ-3F
廠商: Analog Devices Inc
文件頁數(shù): 42/80頁
文件大?。?/td> 0K
描述: IC CCD SIGNAL PROCESSOR 88LFCSP
視頻文件: Blackfin? BF50x Processor Family
標(biāo)準(zhǔn)包裝: 1
系列: Blackfin®
類型: 定點(diǎn)
接口: CAN,EBI/EMI,I²C,IrDA,PPI,SPI,SPORT,UART/USART
時(shí)鐘速率: 300MHz
非易失內(nèi)存: 閃存(16MB)
芯片上RAM: 68kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.29V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 88-VFQFN 裸露焊盤,CSP
供應(yīng)商設(shè)備封裝: 88-LFCSP(12x12)
包裝: 托盤
Rev. A
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July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
ADC Controller Module (ACM) Timing
Table 41 and Figure 30 describe ACM operations.
Note that the ACM clock (ACLK) frequency in MHz is set by
the following equation (in which ACMCKDIV ranges from
0 to 255).
fACLK
fSCLK
2ACMCKDIV
×
() 2
+
--------------------------------------------------------
=
tACLK
1
fACLK
--------------
=
Table 41. ACM Timing
Parameter
V
DDEXT = 1.8 V
V
DDEXT = 2.5 V/3.3 V
Min
Max
Min
Max
Units
Timing Requirements
tSDR
SPORT DRxPRI/DRxSEC Setup Before ACLK
8.0
7.0
ns
tHDR
SPORT DRxPRI/DRxSEC Hold After ACLK
0
ns
Switching Characteristics
tDO
ACM Controls (ACM_A[2:0], ACM_RANGE, ACM_SGLDIFF) Delay
After Falling Edge of CLKOUT
8.4
ns
tDACLK
ACLK Delay After Falling Edge of CLKOUT
4.5
ns
tDCS
CS Active Edge Delay After Falling Edge of CLKOUT
5.6
5.3
ns
tDCSACLK The Delay Between the Active Edge of CS and the First Edge of
ACLK
tACLK – 5
ns
Figure 30. ACM Timing
CS
tDCSACLK
ACLK
ACM
CONTROLS
DRxPRI/
DRxSEC
CLKOUT
tDCS
tDACLK
tDO
tSDR
tHDR
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PDF描述
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參數(shù)描述
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