參數(shù)資料
型號： ADSP-BF504BCPZ-3F
廠商： Analog Devices Inc
文件頁數(shù)： 32/80頁
文件大?。?/td> 0K
描述： IC CCD SIGNAL PROCESSOR 88LFCSP
視頻文件： Blackfin? BF50x Processor Family
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： CAN，EBI/EMI，I²C，IrDA，PPI，SPI，SPORT，UART/USART
時鐘速率： 300MHz
非易失內(nèi)存： 閃存（16MB）
芯片上RAM： 68kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.29V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 88-VFQFN 裸露焊盤，CSP
供應商設備封裝： 88-LFCSP（12x12）
包裝： 托盤
Rev. A
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July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
Serial Ports
through Figure 22 on Page 40 describe serial port operations.
Table 30. Serial Ports—External Clock
Parameter
V
DDEXT = 1.8 V
V
DDEXT = 2.5 V/3.3 V
Min
Max
Min
Max
Unit
Timing Requirements
tSFSE
TFSx/RFSx Setup Before TSCLKx/RSCLKx
1
3.0
ns
tHFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx
3.0
ns
tSDRE
Receive Data Setup Before RSCLKx
3.0
ns
tHDRE
Receive Data Hold After RSCLKx1,2
3.5
3.0
ns
tSCLKEW
TSCLKx/RSCLKx Width
4.5
ns
tSCLKE
TSCLKx/RSCLKx Period
2 × tSCLK
ns
Switching Characteristics
tDFSE
TFSx/RFSx Delay After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)3
10.0
ns
tHOFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)3
0.0
ns
tDDTE
Transmit Data Delay After TSCLKx3
11.0
10.0
ns
tHDTE
Transmit Data Hold After TSCLKx
0.0
ns
1 Referenced to sample edge.
2 When SPORT is used in conjunction with the ACM, refer to the timing requirements in Table 41 (ACM Timing).
3 Referenced to drive edge.
Table 31. Serial Ports—Internal Clock
Parameter
V
DDEXT = 1.8 V
V
DDEXT = 2.5 V/3.3 V
Min
Max
Min
Max
Unit
Timing Requirements
tSFSI
TFSx/RFSx Setup Before TSCLKx/RSCLKx
1
11.0
9.6
ns
tHFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx
–1.5
ns
tSDRI
Receive Data Setup Before RSCLKx1,2
11.5
10.0
ns
tHDRI
Receive Data Hold After RSCLKx1,2
–1.5
ns
Switching Characteristics
tSCLKIW
TSCLKx/RSCLKx Width
7.0
8.0
ns
tDFSI
TFSx/RFSx Delay After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)3
4.0
3.0
ns
tHOFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)3
–2.0
–1.0
ns
tDDTI
Transmit Data Delay After TSCLKx3
4.0
3.0
ns
tHDTI
Transmit Data Hold After TSCLKx
–1.8
–1.5
ns
1 Referenced to sample edge.
2 When SPORT is used in conjunction with the ACM, refer to the timing requirements in Table 41 (ACM Timing).
3 Referenced to drive edge.
相關PDF資料
PDF描述
ABC49DRTN CONN EDGECARD 98POS .100 DIP SLD
TAP476M010BRW CAP TANT 47UF 10V 20% RADIAL
VI-JNB-IZ CONVERTER MOD DC/DC 95V 25W
MAX6514UKP055+T IC TEMP SWITCH SOT23-5
VI-J6P-IZ CONVERTER MOD DC/DC 13.8V 25W
相關代理商/技術參數(shù)
參數(shù)描述
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