Serial Peripheral Interface (SPI) Port—Slave Timing Table 21 and Figure 22 describe SPI port slave operations. Table 21." />
參數(shù)資料
型號(hào)： ADSP-2191MKCA-160
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 31/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 144MBGA
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SPI，SSP，UART
時(shí)鐘速率： 160MHz
非易失內(nèi)存： 外部
芯片上RAM： 160kB
電壓 - 輸入/輸出： 3.00V，3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LFBGA
供應(yīng)商設(shè)備封裝： 144-迷你型BGA
包裝： 托盤(pán)
–37–
REV. A
ADSP-2191M
Serial Peripheral Interface (SPI) Port—Slave Timing
Table 21 and Figure 22 describe SPI port slave operations.
Table 21. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Min
Max
Unit
Switching Characteristics
t
DSOE
SPISS Assertion to Data Out Active
08ns
t
DSDHI
SPISS Deassertion to Data High Impedance
010
ns
t
DDSPID
SCLK Edge to Data Out Valid (Data Out Delay)
0
10
ns
t
HDSPID
SCLK Edge to Data Out Invalid (Data Out Hold)
0
10
ns
Timing Requirements
t
SPICHS
Serial Clock High Period
2t
HCLK
ns
t
SPICLS
Serial Clock Low Period
2t
HCLK
ns
t
SPICLK
Serial Clock Period
4t
HCLK
ns
t
HDS
Last SPICLK Edge to
SPISS Not Asserted
2t
HCLK
ns
t
SPITDS
Sequential Transfer Delay
2t
HCLK +4
ns
t
SDSCI
SPISS Assertion to First SPICLK Edge
2t
HCLK
ns
t
SSPID
Data Input Valid to SCLK Edge (Data Input Setup)
1.6
ns
t
HSPID
SCLK Sampling Edge to Data Input Invalid (Data In Hold)
2.4
ns
Figure 22. Serial Peripheral Interface (SPI) Port—Slave Timing
tHSPID
tDDSPID
tDSDHI
LSB
MSB
VALID
tHSPID
tDSOE
tHDSPID
MISO
(OUTPUT)
MOSI
(INPUT)
tSSPID
SPISS
(INPUT)
SCLK
(CPOL = 0)
(INPUT)
SCLK
(CPOL = 1)
(INPUT)
tSDSCI
tSPICHS
tSPICLS
tSPICLK
tHDS
tSPICHS
tSSPID
tHSPID
tDSDHI
LSB
VALID
MSB
VALID
tDSOE
tDDSPID
MISO
(OUTPUT)
MOSI
(INPUT)
tSSPID
LSB
VALID
LSB
tSPITDS
CPHA = 0
CPHA = 1
tDDSPID
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PDF描述
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