External Port Bus Request and Grant Cycle Timing Table 14 and Figure 13 describe external port bus request and bus grant" />
參數(shù)資料
型號： ADSP-2191MKCA-160
廠商： Analog Devices Inc
文件頁數(shù)： 17/48頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 144MBGA
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類型： 定點
接口： 主機接口，SPI，SSP，UART
時鐘速率： 160MHz
非易失內(nèi)存： 外部
芯片上RAM： 160kB
電壓 - 輸入/輸出： 3.00V，3.30V
電壓 - 核心： 2.50V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LFBGA
供應(yīng)商設(shè)備封裝： 144-迷你型BGA
包裝： 托盤
ADSP-2191M
–24–
REV. A
External Port Bus Request and Grant Cycle Timing
Table 14 and Figure 13 describe external port bus request and
bus grant operations.
Table 14. External Port Bus Request and Grant Cycle Timing
Parameter1, 2
Min
Max
Unit
Switching Characteristics
t
SD
CLKOUT High to
xMS, Address, and RD/WR Disable
0.5t
HCLK +1
ns
t
SE
CLKOUT Low to
xMS, Address, and RD/WR Enable
04ns
t
DBG
CLKOUT High to
BG Asserted Setup
0
4
ns
t
EBG
CLKOUT High to
BG Deasserted Hold Time
0
4
ns
t
DBH
CLKOUT High to
BGH Asserted Setup
0
4
ns
t
EBH
CLKOUT High to
BGH Deasserted Hold Time
04ns
Timing Requirements
t
BS
BR Asserted to CLKOUT High Setup
4.6
ns
t
BH
CLKOUT High to
BR Deasserted Hold Time
0
ns
1t
HCLK is the peripheral clock period.
2These are timing parameters that are based on worst-case operating conditions.
Figure 13. External Port Bus Request and Grant Cycle Timing
tBH
A21–0
CLKOUT
tBS
tSD
tDBG
tDBH
tSE
tEBG
tEBH
BGH
WR
RD
MS3--0
IOMS
BMS
BR
BG
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PDF描述
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