Timing Requirements: t
參數(shù)資料
型號(hào)： ADSP-2185BSTZ-133
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 9/32頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 100TQFP
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類(lèi)型： 定點(diǎn)
接口： 主機(jī)接口，串行端口
時(shí)鐘速率： 33.3MHz
非易失內(nèi)存： 外部
芯片上RAM： 80kB
電壓 - 輸入/輸出： 5.00V
電壓 - 核心： 5.00V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（14x14）
包裝： 托盤(pán)
ADSP-2185
REV. 0
–17–
TIMING PARAMETERS
Parameter
Min
Max
Unit
Clock Signals and Reset
Timing Requirements:
tCKI
CLKIN Period
60
150
ns
tCKIL
CLKIN Width Low
20
ns
tCKIH
CLKIN Width High
20
ns
Switching Characteristics:
tCKL
CLKOUT Width Low
0.5 tCK – 7
ns
tCKH
CLKOUT Width High
0.5 tCK – 7
ns
tCKOH
CLKIN High to CLKOUT High
0
20
ns
Control Signals
Timing Requirements:
tRSP
RESET Width Low
1
5 tCK
ns
tMS
Mode Setup Before
RESET High
2
ns
tMH
Mode Setup After
RESET High
5
ns
NOTE
1Applies after power-up sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles assuming stable CLKIN (not including crystal
oscillator start-up time).
tCKCH
tCKI
tCKIH
tCKIL
tCKH
tCKL
tMH
tMS
CLKIN
CLKOUT
PF(2:0)
*
RESET
*PF2 IS MODE C, PF1 IS MODE B, PF0 IS MODE A
Figure 14. Clock Signals
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