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參數(shù)資料
| 型號： | ADSP-2185BSTZ-133 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 11/32頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 16BIT 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | ADSP-21xx |
| 類型： | 定點(diǎn) |
| 接口： | 主機(jī)接口，串行端口 |
| 時鐘速率： | 33.3MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 80kB |
| 電壓 - 輸入/輸出： | 5.00V |
| 電壓 - 核心： | 5.00V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
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ADSP-2185
REV. 0
–19–
Parameter
Min
Max
Unit
Bus Request/Grant
Timing Requirements:
tBH
BR Hold after CLKOUT High1
0.25 tCK + 2
ns
tBS
BR Setup before CLKOUT Low
1
0.25 tCK + 17
ns
Switching Characteristics:
tSD
CLKOUT High to
xMS, RD, WR Disable
0.25 tCK + 10
ns
tSDB
xMS, RD, WR Disable to BG Low
0
ns
tSE
BG High to xMS, RD, WR Enable
0
ns
tSEC
xMS, RD, WR Enable to CLKOUT Hig
0.25 tCK – 7
ns
tSDBH
xMS, RD, WR Disable to BGH Low
2
0ns
tSEH
BGH High to xMS, RD, WR Enable
2
0ns
NOTES
xMS = PMS, DMS, CMS, IOMS, BMS
1BR is an asynchronous signal. If BR meets the setup/hold requirements, it will be recognized during the current clock cycle; otherwise the signal will be recognized on
the following cycle. Refer to the ADSP-2100 Family User’s Manual for
BR/BG cycle relationships.
2BGH is asserted when the bus is granted and the processor requires control of the bus to continue.
CLKOUT
tSD
tSDB
tSE
tSEC
tSDBH
tSEH
BR
tBH
CLKOUT
PMS, DMS
BMS, RD
WR
BG
BGH
tBS
Figure 16. Bus Request–Bus Grant
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ADSP-2185KST-133 | 制造商:Analog Devices 功能描述:DSP Fixed-Point 16-Bit 33.3MHz 33.3MIPS 100-Pin LQFP 制造商:Rochester Electronics LLC 功能描述:DSP,5V,33MHZ,32K WORD RAM, 100TQFP - Bulk 制造商:Analog Devices 功能描述:Digital Signal Processor IC |
| ADSP-2185KSTZ-115 | 制造商:Analog Devices 功能描述:DSP Fixed-Point 16-Bit 28.8MHz 28.8MIPS 100-Pin LQFP 制造商:Analog Devices 功能描述:MICROCOMPUTER 16BIT 28MIPS SMD |
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