參數(shù)資料
型號： ADSP-21478KBCZ-3A
廠商： Analog Devices Inc
文件頁數(shù)： 37/76頁
文件大?。?/td> 0K
描述： IC DSP SHARK 300MHZ 196CSPBGA
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點
接口： DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART
時鐘速率： 300MHz
非易失內(nèi)存： ROM（4Mb）
芯片上RAM： 3Mb
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.30V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 196-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 196-CSPBGA（12x12）
包裝： 托盤
Rev. C
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July 2013
Table 35. Serial Ports—Internal Clock
88-Lead LFCSP Package
All Other Packages
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSFSI
1
Frame Sync Setup Before SCLK
(Externally Generated Frame Sync in Either Transmit
or Receive Mode)
13
10.5
ns
tHFSI
1
Frame Sync Hold After SCLK
(Externally Generated Frame Sync in Either Transmit
or Receive Mode)
2.5
ns
tSDRI
1
Receive Data Setup Before SCLK
13
10.5
ns
tHDRI
1
Receive Data Hold After SCLK
2.5
ns
Switching Characteristics
tDFSI
2
Frame Sync Delay After SCLK (Internally Generated
Frame Sync in Transmit Mode)
55
ns
tHOFSI
2
Frame Sync Hold After SCLK (Internally Generated
Frame Sync in Transmit Mode)
–1.0
ns
tDFSIR
2
Frame Sync Delay After SCLK (Internally Generated
Frame Sync in Receive Mode)
10.7
ns
tHOFSIR
2
Frame Sync Hold After SCLK (Internally Generated
Frame Sync in Receive Mode)
–1.0
ns
tDDTI
2
Transmit Data Delay After SCLK
4
ns
tHDTI
2
Transmit Data Hold After SCLK
–1.0
ns
tSCKLIW
Transmit or Receive SCLK Width
2 × tPCLK – 1.5
2 × tPCLK + 1.5
2 × tPCLK – 1.5
2 × tPCLK + 1.5
ns
1 Referenced to the sample edge.
2 Referenced to drive edge.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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ADSP-21478KSWZ-ENG 制造商:Analog Devices 功能描述:SHARC PROCESSOR - Trays
ADSP-21479 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor
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