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參數資料
| 型號： | ADSP-21478KBCZ-3A |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 30/76頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP SHARK 300MHZ 196CSPBGA |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 300MHz |
| 非易失內存： | ROM（4Mb） |
| 芯片上RAM： | 3Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.30V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LFBGA，CSPBGA |
| 供應商設備封裝： | 196-CSPBGA（12x12） |
| 包裝： | 托盤 |
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Rev. C
|
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|
July 2013
SDRAM Interface Timing
Table 31. SDRAM Interface Timing
133 MHz
150 MHz
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSSDAT
DATA Setup Before SDCLK
0.7
ns
tHSDAT
DATA Hold After SDCLK
1.66
1.5
ns
Switching Characteristics
tSDCLK
1
1 Systems should use the SDRAM model with a speed grade higher than the desired SDRAM controller speed. For example, to run the SDRAM controller at 133 MHz the
SDRAM model with a speed grade of 143 MHz or above should be used. See Engineer-to-Engineer Note “Interfacing SDRAM memory to SHARC processors (EE-286)” for
more information on hardware design guidelines for the SDRAM interface.
SDCLK Period
7.5
6.66
ns
tSDCLKH
SDCLK Width High
2.5
2.2
ns
tSDCLKL
SDCLK Width Low
2.5
2.2
ns
tDCAD
2
2 Command pins include: SDCAS, SDRAS, SDWE, MSx, SDA10, SDQM, SDCKE.
Command, ADDR, Data Delay After SDCLK
5
4.75
ns
tHCAD
Command, ADDR, Data Hold After SDCLK
1
ns
tDSDAT
Data Disable After SDCLK
6.2
5.3
ns
tENSDAT
Data Enable After SDCLK
0.3
ns
Figure 19. SDRAM Interface Timing
SDCLK
DATA (IN)
DATA (OUT)
COMMAND/ADDR
(OUT)
tSDCLKH
tSDCLKL
tHSDAT
tSSDAT
tHCAD
tDCAD
tENSDAT
tDCAD
tDSDAT
tHCAD
tSDCLK
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